数字 IC 求职加分项10 节课吃透大厂必考 Verilog 全考点第 1 课硬件思维重塑 Verilog基本语法学习1.课程介绍与学习目标2.什么是硬件描述语言HDL3.核心区别Verilog (并行硬件) vs C 语言 (串行软件)4.模块的定义与结构5.模块名、信号名命名规则6.数据类型介绍7.操作符及其表达式8.条件语句、分支语句、循环语句9.模块实例化显式和隐式10.常见的语法错误示例第 2 课组合逻辑电路详解1.组合逻辑的三种描述方式assign,always (*), 三元运算符2.always (*)的正确使用方法3.组合逻辑电路常见的问题引入Latch和组合逻辑环路4.Latch的定义和使用规范5.常见组合逻辑电路描述多路选择器、编解码器、逻辑算术运算6.组合逻辑的毛刺Glitch问题及其成因7.case/casex/casez 综合差异与坑点第 3 课时序逻辑电路详解1.时序逻辑电路的描述方式2.时序逻辑的基本单元D 触发器DFF3.复位Reset的重要性给电路一个确定的初始状态4.复位端、置位端。同步复位和异步复位5.串行移位器、串并转换和并串转换电路第 4 课典型电路详解计数器 分频器 线性反馈移位寄存器1.计数器的基本结构与设计思路2.任意进制计数器设计方法3.同步清零 vs 异步清零的应用4.分频器原理偶数分频5.奇数分频的实现技巧6.小数分频如 2.5 分频的实现7.计数器溢出与位宽选择第 5 课同步电路和异步电路1.同步电路定义 标准代码模板2.同步电路优缺点、工程规范3.异步电路分类异步复位、跨时钟 CDC、Latch 异步逻辑4.异步电路代码、风险、亚稳态原理5.表格对比两类电路6.高频面试问答 代码查错练习。7.同步FIFO和异步FIFO第 6 课带状态机的实例1.什么是有限状态机FSM2.一段式状态机优缺点分析3.二段式状态机优缺点分析4.三段式状态机工业标准为什么是最佳选择5.状态编码二进制、格雷码、独热码6.状态机设计步骤7.状态机的冗余状态与自恢复设计8.Mealy型FSM的设计描述9.序列检测器第 7 课跨时钟域处理1.亚稳态产生原理2.单 bit 跨时钟两级同步器标准结构3.多 bit 跨时钟风险禁止直接打拍4.边沿检测 同步组合电路5.异步FIFO处理多位跨时钟域示例第 8 课高阶语法面试专项1.generate语句批量生成硬件结构2.for循环在generate中的应用3.function纯组合逻辑的函数4.task可以包含时序控制的任务5.functionvstask关键区别与应用场景6.可综合与不可综合的边界第 9 课Testbench写法1.为什么需要 Testbench2.Testbench 的基本结构3.激励生成时钟、复位4.initial块和always块在 TB 中的应用5.fork-join与fork-join_none并发激励6.波形打印与观测$display,$strobe,$monitor7.仿真结束与调试$finish,$stop8.常见仿真问题排查X 态、竞争第 10 课IP集成与使用、代码风格1.IP集成和例化2.Spyglass规则简介3.组合逻辑电路的优化方法4.好的代码风格