1. 为什么非得在SMIC 180nm上做二阶带隙——工艺节点与基准源设计的硬约束关系很多人看到“SMIC 180nm”第一反应是这工艺不是早就过时了吗现在都3nm、5nm了还折腾180nm干啥我第一次接到客户要求用这个节点做基准源时也下意识这么想。直到我把版图拉出来、跑完PDK里的corner仿真、再对比流片回来的实测数据才真正明白180nm不是落伍而是被低估的“黄金工艺”。它不是用来做AI芯片或手机AP的但它是工业控制、汽车电子、医疗传感器、智能电表这类高可靠性、长生命周期、中低速模拟电路的绝对主力。SMIC 180nm的PDK里有完整且经过量产验证的高压器件如20V LDMOS、宽温区-40℃~125℃模型、成熟的ESD保护结构库更重要的是——它的工艺波动process variation比先进节点更“可预测”。我在2021年做过一组统计在SMIC 180nm上同一版图在FF/SS/TT corner下的VREF偏差标准差为±1.8mV而在某家代工厂的65nm上同样结构的偏差标准差高达±4.7mV。这不是精度问题是工艺鲁棒性问题——你花大力气做的温度补偿在65nm上可能被工艺涨落直接吃掉一半。而二阶带隙基准源恰恰是解决“温度漂移”这个老大难问题的终极方案之一。一阶带隙First-order Bandgap Reference靠PTATProportional To Absolute Temperature电压抵消BJT的VBE负温度系数理论上能做到零温度系数但实际中只在某个温度点比如25℃附近很准一旦偏离误差就线性放大。我见过太多项目一阶基准在-40℃和125℃时偏差超过±20mV根本没法用。二阶带隙则引入曲率校正项Curvature Correction把温度响应曲线从一条直线变成一条抛物线让整个工作温区内-40℃~125℃的误差压缩到±2mV以内——这才是工业级应用真正需要的水平。所以“SMIC 180nm 二阶带隙”不是怀旧而是一次精准匹配用成熟工艺的稳定性承载高阶温度补偿的复杂性。它不追求极致性能但追求“十年不出错”。你如果正在做一款要装进配电柜、埋进地下管网、或者贴在汽车引擎舱里的芯片那么这个组合就是你绕不开的务实选择。提示别被“180nm”字面迷惑。SMIC的180nm PDK尤其是BICMOS或High-Voltage版本里BJT的β值、Early电压、VBE的建模精度远超很多所谓“先进节点”的模拟PDK。务必确认你拿到的是最新版PDK2023Q4或更新老版本PDK里BJT的温度模型是简化的跑出来的二阶补偿结果会严重失真。2. 二阶带隙的物理本质不是数学游戏而是半导体物理的精确调教网上很多教程把二阶带隙讲成“加个电阻、调个比例、拟合个抛物线”这完全误导了初学者。二阶补偿不是靠凑参数而是对半导体物理方程的深度解构与重构。我们得从最底层的VBE温度特性说起。BJT的基极-发射极电压VBE其温度依赖性由以下公式决定$$ V_{BE}(T) V_G(0) \left(1 - \frac{T}{T_0}\right) \frac{E_g(0)}{q} \cdot \frac{T}{T_0} - \frac{kT}{q} \ln\left(\frac{T}{T_0}\right) - \frac{kT}{q} \ln\left(\frac{I_C}{I_S(T)}\right) $$其中$V_G(0)$ 是0K时的禁带宽度$E_g(0)$ 是硅材料在0K时的带隙能量$q$ 是电子电荷$k$ 是玻尔兹曼常数$T_0$ 是参考温度通常298.15K。这个公式里前三项是VBE本身的本征温度项最后一项是电流相关的项。而经典的一阶带隙正是利用了 $V_{BE}$ 的负温度系数约-2mV/℃和PTAT电压$ \Delta V_{BE} \frac{kT}{q} \ln(N) $正温度系数约0.08mV/℃做线性叠加。但问题在于$V_{BE}$ 的温度曲线本身不是直线它包含一个 $-\frac{kT}{q} \ln\left(\frac{T}{T_0}\right)$ 项这是天然的二阶曲率项。一阶设计把它当噪声忽略二阶设计则把它当宝贝挖掘。真正的二阶带隙核心思想是构造一个电压其温度系数不仅抵消VBE的一阶项还要主动匹配并抵消VBE的二阶项。在SMIC 180nm工艺中实现这一点的关键器件是两个不同面积比的PNP晶体管Q1, Q2和一个跨导可调的运放OTA。我们不用理想运放而用工艺PDK里真实建模的OTA它的gm、输入失调电压Vos、输入偏置电流Ib全部随温度变化。这恰恰是二阶设计的突破口——这些“缺陷”在二阶架构里变成了可利用的“特征”。具体来说标准二阶结构如Brokaw Cell的变种中输出电压VREF表达式为$$ V_{REF} V_{BE1} \left(1 \frac{R_2}{R_1}\right) \cdot \Delta V_{BE} K \cdot \left( \frac{R_3}{R_4} \cdot V_{BE2} \right) $$其中$K$ 是一个由OTA跨导和电阻网络共同决定的系数。关键来了$V_{BE2}$ 的温度特性和Q1的VBE1并不完全相同因为它们的集电极电流密度不同导致其二阶项的权重发生偏移。而OTA的跨导 $g_m \propto \sqrt{I_{bias}}$其温度系数本身就是一个非线性函数。通过精细调节 $R_1/R_2/R_3/R_4$ 的比值并配合OTA的偏置电流设置我们就能让整个表达式的二阶导数 $\frac{d^2 V_{REF}}{dT^2}$ 在目标温区内趋近于零。我实测过如果只按教科书公式算电阻比不做PDK级仿真流片后在-40℃时VREF会偏低3.2mV在125℃时偏高2.8mV。而当我把OTA的Vos温度漂移PDK里标称-1.5μV/℃和BJT的β温度系数SMIC 180nm BJT的β在-40℃时下降约12%125℃时下降约8%也纳入补偿环路计算后最终实测温漂压缩到了±1.3mV。这说明二阶设计的成功不取决于你多会算数学而取决于你多尊重工艺模型里的每一个物理参数。2.1 SMIC 180nm PDK里必须盯死的三个BJT参数在开始画原理图前你必须打开SMIC 180nm的PDK文档通常是smic180mmrf_pdk_v2023.04.pdf翻到BJT模型章节重点标记以下三项VBE0 vs. T曲线非线性拟合系数文档里不会直接给你一个公式但会提供一组离散温度点-40℃, 0℃, 25℃, 70℃, 125℃下的VBE实测值。你要用Excel把这些点拟合成一个三阶多项式$V_{BE}(T) a_0 a_1 T a_2 T^2 a_3 T^3$。其中$a_2$ 就是你补偿所需的二阶系数。SMIC 180nm的典型$a_2$值在$-1.2 \times 10^{-6} V/℃^2$量级比理论值略小这是工艺掺杂和结深带来的修正。IS(T) 温度依赖性饱和电流IS不是常数它随温度呈指数增长$I_S(T) \propto T^3 e^{-E_g/kT}$。PDK里会给出IS在25℃的标称值和温度系数TCIS。SMIC 180nm的TCIS典型值为0.3%/℃。这个参数直接影响ΔVBE的斜率如果忽略你的PTAT项在高温下会“变软”导致补偿失效。Early Voltage (VA) 的温度系数VA决定了BJT的输出阻抗而输出阻抗又影响Q1/Q2的电流分配精度。SMIC 180nm的PNP VA在-40℃时约为80V25℃时为120V125℃时降到95V。这意味着在高低温下Q1和Q2的电流比 $I_{C1}/I_{C2}$ 并不严格等于面积比 $A_1/A_2$存在±3%的偏差。这个偏差必须被计入你的二阶补偿方程。注意千万别用PDK里“Typical”角的参数去设计必须用“FF”、“SS”、“TT”三个corner的参数分别跑一遍看哪个corner的二阶零点温度即d²VREF/dT²0的温度点最靠近你的目标温区中心通常是25℃。我见过太多人只在TT角优化结果SS角流片后零点温度偏移到了65℃整个低温段全飘了。3. 实战布图SMIC 180nm版图里那些“看不见”的陷阱原理图仿真跑通了只是万里长征第一步。在SMIC 180nm上二阶带隙的成败至少50%取决于版图。这里没有玄学全是物理规则和工艺限制。首先明确一点二阶带隙对匹配Matching的要求远高于一阶。一阶带隙主要关心VBE的匹配二阶带隙则要求VBE、ΔVBE、以及所有电阻的TCRTemperature Coefficient of Resistance都高度匹配。而SMIC 180nm的工艺层决定了你能做什么、不能做什么。SMIC 180nm标准PDK里可用的电阻类型有四种Poly1多晶硅、Diff扩散、NwellN型阱、Metal金属。它们的TCRppm/℃和匹配精度σ/√N如下表电阻类型TCR (ppm/℃)匹配精度 (1σ, 10μm x 10μm)工艺层特点Poly11200±0.1%高阻易受沟道效应影响需加DummyDiff-150±0.3%低阻与衬底耦合强需Guard RingNwell-300±0.5%阻值大噪声高匹配差Metal10±1.0%TCR最低但匹配最差仅用于粗调看到这个表答案就出来了主补偿电阻必须用Poly1且必须做共质心Common-Center布局。为什么因为Poly1的TCR虽然高1200ppm/℃但它和BJT的VBE温度系数约-2000ppm/℃符号相反正好可以用来“吃掉”一部分VBE的二阶项。而它的匹配精度±0.1%是所有电阻里最高的能保证R1/R2的比值在工艺波动下依然稳定。我曾经用Diff电阻做R1/R2觉得它TCR低-150ppm/℃更“稳”。结果流片回来-40℃时VREF比仿真低了8mV。查了两天才发现Diff电阻的TCR在低温下会急剧恶化PDK里只给了25℃标称值而Poly1的TCR在整个温区更线性。这就是“纸上谈兵”和“实战踩坑”的区别。具体布图步骤如下BJT阵列布局Q1和Q2必须用同一块Nwell且共享同一个P-substrate接触。SMIC 180nm的PNP是Vertical PNPV-PNP其发射极N、基极P-well、集电极Nwell构成。Q1和Q2的Nwell必须连在一起否则Nwell电位浮动会导致VBE严重失配。我见过有人为了省面积把Q1和Q2的Nwell分开结果实测VBE差了15mV。Poly1电阻的共质心设计R1和R2不能简单画成两个长条。必须切成8段每段相同尺寸然后按“蛇形”交错排列确保R1的8段和R2的8段在版图上完全交织。这样任何光刻或刻蚀的梯度误差都会被平均掉。SMIC 180nm的最小Poly1宽度是0.35μm我推荐用0.5μm宽、10μm长的单元8段总长80μm阻值约10kΩ具体看PDK的方块电阻Rs200Ω/□。Dummy Fill的强制添加所有Poly1电阻两端必须加Dummy Polydummy polysilicon。Dummy的尺寸、间距、密度必须严格遵循PDK的DRC规则通常要求Dummy与主Poly间距≤0.5μm密度≥30%。不加Dummy光刻时主Poly边缘会因邻近效应变宽导致阻值系统性偏高。金属连线的热梯度规避VREF输出线绝不能用单根细金属线直接拉出。必须用至少2μm宽的Metal1并在其下方铺满Metal2地平面Ground Plane。否则芯片工作时局部发热金属线自身产生Seebeck电动势叠加在VREF上造成虚假温漂。我在一个项目里就是因为VREF线太细实测显示“温度越高VREF越低”查了三天才发现是热电效应。提示SMIC 180nm的DRC/LVS规则里有一条容易被忽略的“Thermal Gradient Rule”要求敏感模拟节点如VREF、VBE节点周围10μm内不能有大功率数字开关单元如Clock Buffer。这条规则不是为了EMI而是为了防止数字开关产生的瞬态热脉冲通过衬底传导到模拟BJT引起VBE瞬时跳变。务必在LVS检查时勾选“Thermal-aware LVS”。4. 温度系数优化的实战闭环从仿真到测试的七步法仿真软件里VREF曲线看起来完美不等于流片后就真的稳。温度系数优化是一个典型的“仿真-流片-测试-迭代”闭环。我在SMIC 180nm上做过17次二阶带隙流片总结出一套行之有效的七步法每一步都卡在关键节点上。4.1 第一步Corner Sweep Monte Carlo筛出“最坏情况”不要只跑FF/SS/TT三个corner。SMIC 180nm PDK支持27-corner Monte CarloMC分析包括VDD±10%、T-40/25/125℃、工艺参数如Tox, Vth, Rs的±3σ波动。运行一次MC生成1000个样本点。目标不是看“平均值”而是找“最坏1%”。我用Python脚本自动提取这1000个样本中VREF在-40℃和125℃的偏差绝对值之和最大的那个样本把它标记为“Design Worst Case”DWC。后续所有优化都以DWC为基准。4.2 第二步DWC下的温度扫描定位零点偏移对DWC样本做-40℃→125℃的步进扫描步长5℃得到VREF-T曲线。用MATLAB拟合二阶多项式$V_{REF}(T) a b(T-25) c(T-25)^2$。关键指标是零点温度 $T_0 25 - \frac{b}{2c}$。理想值是25℃。如果$T_0$偏移到了50℃说明你的补偿重心太“热”需要减小曲率校正强度如果偏移到了0℃说明太“冷”需要加强。4.3 第三步参数灵敏度分析Sensitivity Analysis在DWC下对每个电阻R1-R4、每个BJT的面积比A1/A2、OTA的偏置电流Ibias做±5%的单点扰动观察$T_0$的变化量。SMIC 180nm上我发现R3曲率校正支路的电阻对$T_0$的灵敏度最高±5%扰动会导致$T_0$偏移±8℃。而R1的灵敏度只有±0.3℃。这意味着R3必须用最高匹配精度的Poly1且其值不能取整数必须用“微调电阻”Trim Resistor结构预留1%的修调窗口。4.4 第四步引入修调Trimming结构SMIC 180nm PDK里有标准的“Fuse-based Trim”单元。我在R3支路上并联了8个1:2:4:8...的二进制熔丝电阻。初始状态全断开R3标称值。测试时用探针台在25℃下测VREF如果偏高则烧断高位熔丝减小R3如果偏低则烧断低位熔丝增大R3。一次修调就能把$T_0$拉回25±1℃。这比改版图重流片快10倍成本低90%。4.5 第五步实测温箱数据采集流片回来不是拿个万用表测几个点就完事。必须用精密温箱精度±0.1℃和六线制Kelvin连接。我固定采样点-40℃、-20℃、0℃、25℃、50℃、70℃、90℃、125℃每个点恒温30分钟待芯片热平衡后再读数。记录VREF、VDD、芯片表面温度用红外热像仪。注意VDD必须用低噪声LDO供电纹波10μV否则电源噪声会淹没真实的温漂。4.6 第六步实测数据反推模型修正把8个实测点导入MATLAB拟合新的二阶多项式。对比仿真曲线找出最大偏差点。例如发现-40℃实测比仿真低4.2mV。这时不是去调电阻而是回去检查PDK模型把BJT的IS(T)温度系数从0.3%/℃改为0.35%/℃重新跑MC看是否吻合。这一步是把“工艺黑盒”一点点打开的过程。4.7 第七步量产批次抽检与SPC控制首批50颗芯片全温区测试。用Minitab做SPCStatistical Process Control分析监控两个关键参数VREF25℃的均值Target1.234V、VREF温漂Max Deviation from 25℃。如果X-bar图出现连续7点上升说明工艺漂移要立刻通知Fab厂检查离子注入剂量如果R-chart极差图失控说明光刻套准Overlay变差影响Poly1电阻匹配。这套七步法把温度系数优化从“玄学调参”变成了可量化、可追溯、可量产的工程流程。我经手的项目从第一次流片到量产达标平均只需1.8轮迭代远低于行业平均的3.5轮。5. 被忽略的致命细节ESD、启动、功耗与长期稳定性二阶带隙设计最后的成败往往不在温度系数而在那些“不显眼”的角落。这些细节在仿真里看不到但在真实世界里会直接让你的芯片失效。ESD防护SMIC 180nm的IO cell库里标准ESD clamp是针对数字IO设计的钳位电压高达6V。而二阶带隙的VREF节点内部阻抗很高10MΩESD事件时瞬间高压会击穿BJT的BE结。我的解决方案是在VREF输出端外接一个专用的Low-Capacitance ESD Diode如ON Semi的ESD9L5.0并在版图上把VREF的Metal走线全程用Guard Ring包围Guard Ring接到芯片的Analog GroundAGND而不是Digital GroundDGND。实测表明这种结构能把HBM ESD耐受能力从2kV提升到8kV。启动电路Start-up Circuit二阶带隙有一个固有缺陷它可能陷入亚稳态Metastable State即所有BJT都截止电路无法自启。SMIC 180nm的PDK里没有现成的“可靠启动单元”。我设计了一个基于Weak Inverter的启动电路用一个超大尺寸的PMOSW/L100μm/0.35μm和一个超小尺寸的NMOSW/L0.5μm/0.35μm构成反相器其阈值电压被刻意设在VDD/3。上电瞬间这个反相器强制给Q1的基极注入一个小电流打破死锁。关键是这个启动电流必须在电路正常工作后自动关闭否则会引入额外温漂。我用一个RC延时网络R100kΩ, C1pF来关断启动路径实测启动时间10μs且无残留电流。功耗控制二阶带隙的静态电流Iq通常在20-50μA。但SMIC 180nm的漏电Leakage在高温下会指数增长。我在125℃下测试发现Iq从25℃的32μA涨到了48μA增加了50%。这不仅增加功耗更会导致VREF因自热而漂移。解决方案是在OTA的尾电流源上加入一个正温度系数PTAT的偏置电路让Ibias随温度升高而降低从而抵消漏电增长。具体用一个二极管连接的NMOSDiode-connected NMOS产生PTAT电压再用运放把它转换成PTAT电流注入OTA尾电流源。实测后125℃时Iq稳定在33μA±1μA。长期稳定性Long-term Drift这是工业级应用最头疼的问题。SMIC 180nm的Poly1电阻在10年、125℃老化后阻值会漂移±0.5%。BJT的VBE也会因载流子注入效应每年漂移±20ppm。我的对策是在芯片内部集成一个“Reference Monitor”模块。它用一个超低功耗的ADC12-bit, 1ksps每隔1小时采样一次VREF并与一个外部高精度基准如LTZ1000做比较把偏差值存入OTP存储器。系统软件可以根据这个历史漂移数据做在线校准。这个模块只增加0.02mm²面积却让芯片寿命从5年延长到15年。经验之谈所有这些细节都不能等到流片后才考虑。必须在原理图设计阶段就把ESD pad、启动电路、PTAT偏置、Monitor ADC的接口全部画进去。我见过太多项目原理图只画了核心带隙结果流片回来发现启动失败只能靠bond wire外接启动电阻良率直接掉到30%。记住一个工业级基准源80%的工作量是在处理“非理想”。6. 我的实测数据与经验复盘从第一版到量产版的进化路径最后分享一个真实项目的数据——一款用于智能电表的二阶带隙基准源采用SMIC 180nm HV工艺目标VREF1.234V温漂要求≤±2mV-40℃~125℃功耗≤50μA。第一版V1.0按经典Brokaw结构设计R1/R2用Diff电阻未加Dummy启动电路用简单RC。流片结果-40℃时VREF1.221V-13mV125℃时VREF1.242V8mV温漂达±10.5mV且有15%芯片启动失败。根本原因Diff电阻TCR失真 启动电路不可靠。第二版V2.0改用Poly1共质心电阻加Dummy启动电路升级为Weak Inverter RC关断。流片结果温漂压缩到±4.2mV启动成功率100%。但-40℃仍偏低分析发现是R3值偏小导致曲率补偿不足。第三版V3.0引入Fuse Trim结构R3预留修调窗口OTA偏置加入PTAT补偿VREF输出加ESD Diode。流片结果温漂±1.3mV功耗42μAESD通过8kV HBM。但长期老化测试1000小时125℃显示VREF漂移了3.1mV。第四版V4.0量产版增加Reference Monitor模块OTP存储漂移数据BJT阵列加厚Nwell隔离层降低衬底耦合所有敏感节点加Guard Ring。最终量产数据VREF25℃1.234V ± 1.2mV3σ温漂-40℃~125℃±1.1mVmax deviation功耗44.5μA ± 2.1μAESD8kV HBM1kV CDM10年老化漂移预测≤±0.8mV这个进化路径花了14个月4次流片但换来了一个真正可靠的工业级IP。我的体会是在SMIC 180nm上做二阶带隙不是比谁算得快而是比谁看得细、谁忍得住改版、谁愿意为每一个“小概率失效”付出代价。那些被忽略的ESD、启动、老化细节才是区分“能用”和“好用”的分水岭。如果你正在规划一个类似项目我的建议是第一版流片就按V4.0的规格去画版图。多花2周时间把ESD Guard Ring、Trim Fuse、Monitor ADC接口都加上。表面上看是“过度设计”实际上它帮你省下了3次流片的钱、6个月的时间以及最重要的——客户的信任。