做信号处理的人早晚都会碰上一件事给系统设计一个满意的低通或带通滤波器。FIR滤波器是我个人最常用的方案没有之一。原因很朴素它是绝对的线性相位不产生相位失真它是全零点结构不存在稳定性问题而且设计工具非常成熟从MATLAB到Python几行代码就能算出系数。这几年我拿它做过传感器数据清洗、音频均衡、通信基带整形也帮别人调过很多次滤波参数踩过的坑和总结出来的经验确实不少。这篇东西我不打算写成教科书而是按照我实际设计FIR滤波器时的完整思路来梳理拿到指标之后怎么定参数窗函数怎么选系数怎么算仿真怎么验证最后怎么落到工程实现。同时重点讲讲那些文档里很少写、但实际会让你大半夜怀疑人生的延迟问题、量化误差和滑动窗口滤波器的陷阱。无论你是刚接触数字滤波器的学生还是已经在用FIR做项目的工程师这篇都能给你一套可以直接抄作业的方法论。1. 整体设计与核心参数动手之前先把这四件事定死1.1 采样率决定一切上限FIR滤波器的设计起点永远不是截止频率而是采样率。奈奎斯特定理卡在这里你只能有效处理不超过Fs/2的信号。如果采样率定得不对后面算出来的系数再漂亮也是白搭。实际操作中我会先确认三件事第一有用信号的最高频率是多少第二要滤掉的噪声分布在哪个频段第三硬件或系统能承受的采样率上限是多少。我遇到过很多次这种情况有人把截止频率设在1kHz采样率给了2kHz理论上没错但过渡带一宽数字滤波器的性能指标就非常难看了。我的习惯是采样率至少留出截止频率3到5倍的余量比如截止频率1kHz采样率至少在5kHz以上。如果前端ADC资源允许恨不得给到10倍。这样后续设计滤波器时通带纹波和阻带衰减都能做得更轻松。另外采样率也直接影响滤波器阶数。同一个过渡带宽度采样率越高对应的归一化过渡带就越窄需要的阶数就越高。这是一个躲不开的权衡想要高采样率就要接受更多的乘法运算量想要低阶数就要把采样率压下来。具体怎么取舍要结合你的主控芯片算力来定。1.2 通带、阻带、过渡带三组指标缺一不可很多人设计FIR滤波器只给两个参数截止频率和衰减。这是最大的误区。一个完整可实现的FIR滤波器指标必须包含三组数据通带截止频率Fpass和通带纹波Rp允许信号通过的频段以及这个频段内的波动范围。通带纹波通常在0.1dB到1dB之间要求越高阶数越高。阻带起始频率Fstop和阻带衰减Rs必须压下去的频段以及需要压到什么程度。最常见的需求是40dB、60dB要求高的会做到80dB以上。过渡带宽度ΔF Fstop - Fpass这是决定滤波器阶数的最核心参数。过渡带越窄阶数越高运算量越大。这里面最容易忽略的是过渡带。很多人只告诉软件“我要滤掉50Hz工频干扰”但不告诉软件“从49Hz到51Hz之间可以容忍多少渐进过程”。软件只能自己猜猜出来的结果往往不是阶数太高就是衰减不达标。所以我做设计时永远先把这三组指标写在设计文档的第一行再考虑别的。1.3 阶数估算先用经验公式堵住方向在正式打开设计软件之前我会先用经验公式估算一下滤波器阶数判断方案是否可行。对于窗函数法设计的低通FIR滤波器最常用的经验公式是N ≈ (A - 7.95) / (2.285 × Δω)其中A是阻带衰减dBΔω是归一化过渡带宽度rad/样本。这个公式是从凯泽窗推导出来的对大多数工程场景足够准确。举个例子采样率Fs 10kHz通带截止频率2kHz阻带起始频率2.5kHz阻带衰减60dB。归一化角频率过渡带Δω 2π × (2500 - 2000) / 10000 ≈ 0.314 rad/sample。代入公式N ≈ (60 - 7.95) / (2.285 × 0.314) ≈ 72.6。所以取73阶或者为了对称方便取75阶左右。这个估算过程在纸上花两分钟就能完成能让你在设计软件里少试好多轮参数。1.4 线性相位是FIR的看家本领FIR滤波器最值钱的地方是线性相位也就是说每个频率成分经过滤波器之后延迟时间完全一致不会出现不同频率到达时间不同导致的波形畸变。这个特性在生物电信号处理、音频分频、通信解调这些对波形保真度敏感的场合几乎不可替代。线性相位的代价是固定的群延迟长度是(N-1)/2个采样周期。这个延迟不是bug是特性。但很多系统需要一个干净利落的同步信号这时候你就必须做延迟补偿。我后面会专门展开这个点因为现实项目里因为延迟没对齐导致的问题比滤波器本身没滤干净的情况多得多。2. 窗函数选型和系数计算方法2.1 窗函数法为什么是默认选择FIR系数计算有好几种方法窗函数法、频率采样法、等纹波逼近法Remez/Parks-McClellan。我个人的默认选择是窗函数法它最直观先构造理想滤波器的无限长冲激响应然后加窗截断得到有限长系数。理论上理想低通滤波器的冲激响应是sinc函数它是无限长的物理上不可能直接实现。窗函数的作用就是对它进行截断截断得好不好直接决定了滤波器的实际性能。矩形窗截断最粗暴会产生严重的吉布斯现象通带边缘过冲超过8%而缓变的窗函数能让截断变得平滑换来更低的阻带纹波代价是过渡带变宽。2.2 主流窗函数对比这是我用了很多年的一张对照表设计之前先看它基本就能定位窗函数主瓣宽度归一化阻带最小衰减过渡带倍数适用场景矩形窗4π/N21dB1.0需要最窄过渡带、可接受高纹波汉宁窗8π/N44dB2.0通用低通对阻带衰减要求不高海明窗8π/N53dB2.1语音、音频处理衰减要求中等布莱克曼窗12π/N74dB3.0需要高衰减过渡带可放宽凯泽窗可调可调可调指标精确控制最推荐注意主瓣宽度一栏的N是滤波器阶数主瓣宽度越窄过渡带越窄但旁瓣衰减就越差。这就是窗函数法最大的内在矛盾过渡带和阻带衰减互相牵制你不可能同时把两者都做到极致。2.3 凯泽窗最推荐的可调方案我95%的FIR设计都用凯泽窗因为它的β参数可以直接控制阻带衰减不用换窗函数来回试。β越大窗越平滑旁瓣衰减越高但过渡带也越宽。工程上常用的经验公式是如果衰减A小于21dBβ取0退化成矩形窗如果A在21到50dB之间β 0.5842 × (A - 21)^0.4 0.07886 × (A - 21)如果A大于50dBβ 0.1102 × (A - 8.7)。假设上面那个60dB衰减的需求β 0.1102 × (60 - 8.7) ≈ 5.65。再配合1.3节算出的阶数73直接套进去就能得到满足指标的滤波器。整个过程可以在两分钟内完成精度完全够用。2.4 截止频率的选取技巧别把Wn设成你想砍的频率这个坑我踩过好几次也帮别人排查过好几次。MATLAB的fir1函数以及大部分设计工具的归一化截止频率Wn指的不是阻带衰减开始生效的频率而是通带边缘和阻带边缘的中点也就是-6dB点。举个例子你需要通带到2kHz阻带从2.5kHz开始。如果要直接用fir1设计Wn不能设成2kHz也不能设成2.5kHz而应该设在两者中间比如2.25kHz。这样设计出来的滤波器2kHz还在通带内2.5kHz已经进入阻带。如果你直接把Wn设成2kHz会造成2kHz到2.5kHz之间的频率严重衰减通带宽度被压缩。控制这个现象的参数叫截止频率比例系数实际调试中我会在2.0到2.5kHz之间扫描Wn找到刚好让2kHz处衰减不超过1dB、2.5kHz处衰减不低于60dB的那个值。这个过程虽然听起来有点经验主义但它才是设计工具真正发挥用武之地的地方。3. 实操流程从上指标到出系数设计软件怎么用3.1 我常用的完整设计流程这么多年下来我形成一个固定流程每次设计FIR滤波器都这么走效率最高出错概率最低明确采样率Fs确认信号频带和噪声频带写出通带频率Fpass、阻带频率Fstop、通带纹波Rp、阻带衰减Rs这四组硬指标用经验公式预估阶数N根据指标选择窗函数类型凯泽窗的话顺便算出β值用设计工具生成系数画出频响曲线验证是否满足指标不满足就回去调整N或者β满足就继续下一步做定点化验证和硬件资源评估最后再回到时域用实际信号跑一遍完整流程看效果。3.2 MATLAB环境下的标准操作MATLAB里有fir1和fir2两个经典函数fir1用于标准频率响应的低通、高通、带通、带阻设计fir2用于任意频率响应设计。我分享一个实际的低通滤波器设计代码参数直接用前面1.3节那个案例% 设计参数 Fs 10000; % 采样率 10kHz Fpass 2000; % 通带截止频率 2kHz Fstop 2500; % 阻带起始频率 2.5kHz Rp 1; % 通带纹波 1dB Rs 60; % 阻带衰减 60dB % 估算阶数凯泽窗近似公式 A Rs; dF (Fstop - Fpass) / Fs; N ceil((A - 7.95) / (2.285 * 2 * pi * dF)); N N mod(N, 2); % 让阶数为偶数保证线性相位对称 % 计算凯泽窗beta值 if A 50 beta 0.1102 * (A - 8.7); elseif A 21 beta 0.5842 * (A - 21)^0.4 0.07886 * (A - 21); else beta 0; end % 截止频率取通带和阻带的中间点 Wn (Fpass Fstop) / 2 / (Fs / 2); % 生成FIR系数 b fir1(N, Wn, low, kaiser(N1, beta)); % 查看频响 freqz(b, 1, 1024, Fs);这段代码直接跑就能看到一个衰减60dB的低通滤波器。我特别说明一下阶数为什么要取偶数线性相位FIR滤波器长度为N1奇数长度对应偶对称系数群延迟是整数个采样周期做延迟补偿时非常好对齐如果阶数是奇数群延迟变成半个采样周期补偿就麻烦得多所以我习惯强制取偶数。3.3 Python环境的等价实现不用MATLAB的团队用Python同样能完成整个流程核心库是scipy.signal。上面同样参数的设计Python代码如下import numpy as np from scipy.signal import kaiserord, firwin, freqz import matplotlib.pyplot as plt Fs 10000 Fpass 2000 Fstop 2500 Rs 60 # 凯泽窗阶数估算 width (Fstop - Fpass) / Fs N, beta kaiserord(Rs, width) N N (N % 2) # 取偶数阶 # 截止频率取中点 Wn (Fpass Fstop) / 2 / (Fs / 2) # 生成系数 b firwin(N 1, Wn, window(kaiser, beta), fs1) # 频响验证 w, h freqz(b, worN2048, fsFs) plt.semilogx(w, 20 * np.log10(abs(h))) plt.grid(True) plt.show()有个细节值得注意kaiserord函数返回的N是滤波器长度减1所以传给firwin的时候要N1。这个搞反的人非常多我刚开始也吃过这个亏出来的滤波器频响完全不对一度以为环境装错了。后来才想明白kaiserord里的N本身就是阶数定义firwin的numtaps是系数个数两者差一个数这是两个库之间最容易踩的坎。3.4 验证环节频响达标只是第一步频响曲线通过只是及格我一般还会做两个补充验证第一个是群延迟验证。用MATLAB的grpdelay函数或者Python的scipy.signal.group_delay确认整个通带内的群延迟是否恒定。恒定就是线性相位成功如果抖动明显说明系数不对称多半是设计过程哪里搞错了。第二个是阶跃响应验证。给滤波器输入一个阶跃信号观察输出是否平滑、是否有过冲。这个测试能暴露出很多频响曲线看不出来的问题比如数值稳定性、启动瞬态、过冲是否超出系统允许范围。我之前遇到过频响曲线完美、但阶跃响应过冲达到15%的滤波器放在数据采集系统里几乎没法用就是通过这个测试抓出来的。4. 工程落地延迟、定点化与资源优化4.1 滑动窗口滤波器的延迟陷阱很多人在低通滤波的首选方案中会考虑滑动窗口平均滤波器也叫移动平均滤波器。它的确是一个最特殊的FIR滤波器所有系数都是1/N没有任何乘法运算只有累加极省资源。但它的幅频响应很差旁瓣衰减只有约21dB阻带衰减远远达不到常规需求。更关键的是延迟问题一个N抽头的滑动平均滤波器群延迟是(N-1)/2个采样周期在需要实时反馈的系统里这是致命的。我帮别人排查过一个温度控制系统的震荡问题。现象是温度曲线持续振荡不收敛查了PID参数没问题最后发现是前端加了一个64点滑动平均滤波器引入了约32ms的滞后反馈环路的相位裕度被吃掉了一大截。换成等性能的FIR低通滤波器同样做64阶群延迟不变但幅频特性好得多不过问题不在滤波器本身而在于任何数字滤波器都会引入延迟控制系统设计时必须把这个延迟算进总相位预算里。工作中遇到此类情况第一反应应该是检查这个延迟到底对环路有多大影响而不是盲目换滤波器类型。4.2 从浮点系数到定点系数量化误差怎么控设计软件出来的系数都是浮点数绝大多数嵌入式平台要转成定点数或者整数才能在MCU、FPGA、DSP上跑。这里最核心的问题是系数量化误差过大会导致频响变形严重时甚至不满足设计指标。我的习惯是先把浮点系数乘以2^QQ的选择取决于你的数据位宽。16位系统通常用Q15格式32位系统用Q31格式。量化后系数的精度损失会让阻带衰减劣化经验值是16位量化后60dB的滤波器通常还能保持50dB以上的衰减但如果原始设计只给了55dB余量量化后可能直接掉到45dB以下。所以在浮点设计阶段我会故意把指标要求放高一点比如目标60dB就按65dB去设计给量化留出5dB的裕量。定点化之后卷积累加过程的溢出问题也容易踩。FIR卷积累加N个乘积项全部同号且都取最大值时累加器可能溢出。解决方案是累加器位宽放宽一倍或者在中间过程使用饱和截位。有一回我用STM32做数据采集定点化后直接在int16上累加结果输入大幅值信号时输出出现周期性毛刺就是因为累加溢出被截断了。把累加器改成int32之后问题立刻消失。4.3 多相滤波器高采样率下的算力救星如果你要在FPGA或者DSP上实现高倍抽取或插值的FIR滤波器直接按原始采样率做卷积运算量大到可能完全跑不动。这时候就该上多相滤波器结构了。多相分解的核心思想其实一句话就能说清楚把原来需要同时处理的M路数据分解成M个并行的子滤波器每个子滤波器都在低速时钟下运行总体运算量不变但每个并行分支的实时性压力小很多。举个例子做16倍抽取的FIR滤波器原型滤波器512阶直接实现每个输出样本要512次乘法多相分解成16路之后每个输出样本只需要32次乘法因为每次只用对其中一个子滤波器做卷积。这个思想在CIC插值滤波器、半带滤波器、信道化器里都一样适用。我在项目里做高分辨率ADC数据降采样时就是靠多相结构把512阶滤波器跑进了原本连128阶都吃力的FPGA资源预算里。那句话怎么说的来着系统资源不够时不要急着换贵芯片先看看自己是不是在用笨办法做滤波。4.4 FIR和IIR滤波器的选型边界虽然本文主题是FIR但实际项目里经常需要在FIR和IIR之间二选一。IIR滤波器比如多人提到的四阶巴特沃斯、Sallen-Key有源、双二阶滤波等的优势是阶数低、计算量小、延迟小但天然是非线性相位且在高速实现时对系数量化极其敏感。我的选型原则非常明确对相位线性度有要求的场合无脑FIR对延迟极度敏感且容许一定相位畸变的场合比如部分控制环路、纯电平检测可以用IIR音频均衡器类产品因为需要贴近模拟设备的响应特性也会选IIR但一定会想尽办法补偿相位失真。像二阶低通有源滤波器、Sallen-Key这类模拟时代的经典电路在数字域对应的就是双二阶滤波器结构用它们做低阶滤波计算效率极高但别指望它们能做到60dB以上衰减还同时保持线性相位。陷波滤波器是一个有意思的特例。50Hz或60Hz工频陷波FIR可以做但要在50Hz处挖一个很窄很深的坑需要上千阶性价比很低。IIR方式的陷波器比如双线性变换法设计的二阶陷波只用几阶就能达到同样效果。所以我自己的习惯是工频陷波用IIR系统整体滤波用FIR两者串联使用时注意整体延迟预算即可。5. 常见问题排查与Debug实录5.1 频响验证通过的滤波器上板就变样这个问题十有八九是系数量化造成的但也有例外。我遇到过一例是FPGA端的系数位宽和输入数据位宽都被压到8位结果频响完全不符合设计值。后来把系数位宽提到16位、数据位宽维持8位问题立解。一般来说系数的位宽至少要比输入数据位宽高4到8位否则量化噪声会淹没信号本身。5.2 中心频率对不上频响整体偏移最常见的原因是采样率参数写错了。设计工具里的归一化频率是以Nyquist频率为参照的如果你把采样率当成了奈奎斯特频率传给工具所有频点都会偏移一倍。另一个原因是截止频率Wn取错直接把通带频率当成了Wn导致实际通带被压缩。这两种情况我都在别人的代码里看见过排查时先问两句采样率是多少Wn怎么设的5.3 滤波器输出信号幅值比预期小很多别急着怀疑滤波器设计错了先看是不是定点化时数据缩放因子不对。Q15格式的系数滤波器直流增益是各系数之和除以2^Q如果系数量化时四舍五入导致直流增益偏离1输出信号幅度就会被整体缩放。我一般会在设计阶段直接用高精度工具算一遍直流增益在定点化代码里做增益补偿或者干脆设计成系数之和整好等于2^Q的结构。5.4 常见问题速查表现象优先排查方向解决思路频响达标上板波形异常定点化溢出累加器位宽不足累加器加宽或增加缩放因子截止频率偏移采样率或Wn设置错误核对归一化频率定义Wn用通阻带中点输出幅值偏小直流增益不等于1计算系数和做统一增益补偿群延迟不符合预期阶数奇偶导致半采样延迟N取偶数或做延迟补偿阻带衰减不达标系数位宽不足提高量化位宽设计指标留裕量阶跃响应过冲过大窗函数过渡带取舍换衰减更大的窗或加系数修正高采样率下算力不足直接卷积结构改多相分解结构或半带级联5.5 调试工具推荐说到调试工具我做FIR设计最依赖的还是老几样MATLAB的Filter Designerfdatool、Python的scipy.signal以及一个非常不起眼但极其管用的工具——numpy.fft直接做系数频谱检查。设计完系数后我会先对系数做一次FFT用最原始的方式看一眼频响这个步骤能绕开所有高级工具的参数陷阱直接暴露系数本身的物理含义。在线的网页版滤波器设计器也试过不少适合快速出个雏形但精度和可控性还是专业工具更靠谱。最重要的是自己用脚本生成的系数整个过程可复现、可审计出了问题能一步步排查这一点对工程交付非常重要。6. 个人经验做FIR滤波器设计最该记牢的几件事做了这么多年滤波器如果让我只留下几条压箱底的经验大概是这四条第一永远把指标用数字写清楚再动手。没有通带纹波、阻带衰减、过渡带宽这些具体数字的设计最后一定会在某个环节翻车。模糊的指标是滤波器设计最大的敌人。第二选窗函数不如用公式算。凯泽窗配合阶数估算公式两分钟就能给出初步方案比你盲试十几组参数靠谱得多。熟练了之后这套方法可以覆盖绝大多数工程场景。第三群延迟永远是隐藏的坑。设计文档里一定要明确写出来滤波器的群延迟是多少要在哪里做补偿。很多系统集成问题不是滤波不干净而是延迟没对齐这类问题排查起来极其烧时间。第四对滤波器动手之前先把数据画出来看一遍。我见过太多人上来就滤波滤完发现其实根本不需要滤或者滤波方向完全不对。信号长什么样噪声在哪个频段这些信息有时候比滤波器设计本身更重要。最后再分享一个实操小技巧在设计软件里生成系数之后顺手把系数文件加一个设计参数的注释头包括Fs、Fpass、Fstop、Rs、N、窗函数类型和量化格式。这个习惯救过我很多次半年后回看工程代码如果没有这些注释你根本记不清当初为什么要选这组参数。滤波器设计不难难的是让半年后的自己和同事还能一眼看懂你当时的设计逻辑。