前段时间做一个分频器模块需要在Virtuoso环境里定制一个D触发器。翻遍标准单元库通用DFF的时序余量不够传输延迟也偏大最后干脆自己动手从原理图一路做到功能测试。整套流程走下来踩了不少坑也梳理出不少心得。这里把设计过程中的关键细节、操作方法和实测遇到的问题一起写出来。无论你是在校学生还是电路工程师只要正在接触Cadence Virtuoso的定制数字单元设计这篇内容应该都能提供一些直接可用的参考。1. 为什么自己搭DFF从一次分频器需求说起1.1 一个查不到现成答案的需求当时的情况是在做一个PLL内部的可编程分频器分频链路末级需要一颗速度比较高的DFF。翻遍工艺库里的标准单元普通DFF在慢corner下的C-Q延迟偏大时序预算卡得很紧换用库里的高速型号又带着明显的面积和功耗开销。最后只能自己动手在Virtuoso里搭一颗定制DFF。这其实不是一个小众需求。模拟/混合信号设计里经常出现这种“现成库不趁手”的情况SerDes里的数据对齐需要特定建立/保持时间的触发器ADC的同步逻辑需要在特定时钟摆幅下稳定工作低功耗IoT芯片里甚至要给每个DFF做门控时钟设计。通用标准单元库为了覆盖各种场景往往做了很多冗余和折中落到具体项目里未必是optimal解。另外一个适合练手的理由是DFF正好是一个承上启下的学习项目。跟着教程画完反相器之后很多初学者不知道该练什么。DFF包含了多个反相器、传输门有时钟、数据、输出三类接口做完它基本就掌握了原理图设计、Symbol封装、仿真实测和版图规划的完整主干流程。用一句话概括会画反相器只是入门能把DFF从头到尾跑通才算真正摸到了Virtuoso数字定制设计的门。1.2 功能正常只是起点DFF的关键指标DFF的功能描述非常简单时钟上升沿到来时输出Q等于当前输入D其他时间Q保持原值。但工程里不能只满足于“功能正常”决定一颗DFF能不能用的是下面这几个指标指标含义项目里的实际影响C-Q传播延迟时钟上升沿到输出稳定的时间直接决定分频器最高工作频率建立时间数据必须在时钟沿前多早稳定时序收敛的关键参数保持时间数据必须在时钟沿后维持多久防止数据被下一级误采时钟负载时钟端口带来的输入电容影响时钟树功耗和时钟质量动态功耗每个时钟周期的充放电功耗低功耗设计尤其敏感面积版图占地面积直接关系成本这些指标是互相牵制的。把管子尺寸做小时钟负载和功耗降下来了但驱动能力变弱C-Q延迟反而恶化把输出级buffer做大驱动能力上去了面积和功耗又一起涨。定制DFF的价值就在这个权衡里——不追求全面均衡只求在你项目的目标频率、功耗预算下做到恰好够用。1.3 动手前的工具链确认我用的环境是Cadence Virtuoso IC6.1.8仿真器Spectre工艺库是65nm PDK。你的版本如果不同菜单位置可能有细微差别整体流程是通用的。动手前建议先确认三件事virtuoso命令能正常启动终端里which virtuoso能返回路径。Library Manager里能正常看到并调用PDK库。ADE窗口里仿真器能识别到Spectre。如果没有PDK可用也能用analogLib里的理想NMOS/PMOS器件nmos4、pmos4代替。理想模型缺少寄生参数仿真结果和流片有差距但用来练习画图、跑通流程完全没问题。下面讲的尺寸策略是按照一个典型数字工艺的近似规则来估算的。2. DFF结构拆解从真值表到晶体管级实现2.1 边沿触发的本质主从锁存器的工作时序边沿触发听起来很玄拆开看就是两个锁存器串联。我用的结构是经典的主从边沿触发DFFMaster-Slave DFF前级叫主锁存器后级叫从锁存器关键在于两个锁存器由反相的时钟控制。时钟为低电平时主锁存器透明输入端D直接送到主级节点从锁存器此时保持输出Q维持上一个状态不变。当CLK上升沿到来的一瞬间主锁存器关断把上升沿之前那一刻的D值“锁”在主级节点上同时从锁存器打开把刚锁住的值传送到输出Q。上升沿过去之后从锁存器继续保持这个值直到下一个上升沿再次刷新。这个过程就是边沿触发的全部秘密输出只在时钟上升沿那一刻更新其他任何时刻D的变化都不会影响Q。这也是为什么DFF能做时序电路的基础单元——它天然屏蔽了数据在非采样时刻的毛刺和抖动。2.2 传输门版本的电路拓扑具体到晶体管级我选的是传输门Transmission Gate加反相器的实现方案。也有动态逻辑和TSPC结构可选但传输门版本有几个不可替代的优势逻辑电平完整能输出真正的轨到轨摆幅静态功耗接近零结构对称版图好画调试直观出问题容易定位。完整电路由这几部分构成输入传输门TG1由NMOS和PMOS并联CLK为低时导通负责把D接入主级。主级反相器环INV1把主级节点反相并驱动INV2构成保持环维持主级节点电平。第二级传输门TG2CLK为高时导通连接主级和从级。从级反相器环INV3把主级信号反相后驱动从级节点INV4构成从级保持环。输出反相器INV5可选把从级节点再反相一次得到同相输出Q同时提高驱动能力。时钟反相器链由内部反相器生成CLKB信号并给两条时钟路径提供驱动。信号流向是D → TG1 → 主级节点X → INV1 → XB → TG2 → 从级节点Y → INV3 → QN → INV5 → Q。CLK上升沿到来时TG1关断TG2导通X节点上锁存的电平被传到从级最终到达Q。两个保持环的尺寸设计是这个结构的灵魂后面细说。2.3 管子尺寸设计一个初值加一轮扫描尺寸设计决定了DFF能不能跑到目标性能。我采用的策略是“初值估算加参数扫描微调”先给一组能跑的初始尺寸再针对重点关注指标做微调。反相器尺寸基准标准反相器里PMOS宽度取NMOS的2到3倍长度都用工艺最小沟道长度65nm工艺下就是60nm。原因很直接空穴迁移率大约是电子的三分之一PMOS需要加宽到2至3倍才能获得对称的上下拉驱动能力。以最小宽度0.6um为基准INV1的PMOS取1.2um到1.8umNMOS取0.6um。传输门尺寸TG1和TG2的NMOS、PMOS用相近宽度典型值是最小宽度的2到4倍比如NMOS取0.6um到1.2umPMOS取NMOS的1.2到1.5倍。传输门太窄导通电阻大节点充放电慢太宽则给上一级反相器造成额外负载拖慢前级翻转。保持环尺寸这是最容易踩坑的地方。保持环反相器INV2、INV4的驱动能力必须显著小于主通路反相器。原因在于当传输门导通时外部信号要能改写保持环锁存的状态。如果保持环做得太强外部信号会被“顶住”节点翻转变慢甚至产生毛刺做得太弱又扛不住漏电数据会在保持期间慢慢漂掉。经验值是保持环宽度取主通路反相器的四分之一到三分之一。比如主通路INV1的NMOS是0.6um保持环INV2的NMOS就取0.15um到0.2um。时钟反相器链CLKB要驱动所有传输门的PMOS栅极和NMOS栅极负载不轻。如果仿真看到时钟波形边沿明显变圆优先把时钟反相器加大。时钟路径的上升下降时间直接决定传输门的开关速度进而影响C-Q延迟是关键路径。输出bufferINV5的职责是隔离负载、提供驱动。如果测试环境里负载较重比如几百fF的电容单级反相器硬扛效率不高建议用两级反相器做锥形buffer前一小后一大逐级放大驱动能力。我用的一组初始尺寸如下表供参考器件功能初始宽度建议INV1主级通路PMOS 1.2umNMOS 0.6umINV2主级保持环PMOS 0.3umNMOS 0.15umTG1输入传输门NMOS 0.6umPMOS 0.9umTG2中间传输门NMOS 0.6umPMOS 0.9umINV3从级通路PMOS 1.2umNMOS 0.6umINV4从级保持环PMOS 0.3umNMOS 0.15umINV5输出bufferPMOS 2.4umNMOS 1.2umINV_CLK时钟反相器PMOS 1.8umNMOS 0.9um提示想更精细化地确定尺寸可以在Virtuoso里用Parametric Analysis扫描关键管子宽度观察C-Q延迟和功耗的变化曲线再做取舍。如果追求更系统的设计方法可以用gm/Id方式在Virtuoso里搭建测试电路扫描NMOS管的gmoverid找到目标工作点再反推尺寸这个方法尤其适合弱反型区的低功耗设计。3. Virtuoso原理图绘制实操建库、画图、生成Symbol3.1 新建Library并关联PDK打开Virtuoso之后第一步是在Library Manager里建一个library。操作路径是菜单File → New → Library填写库名比如DFF_Lib选择保存路径。这里有一个非常关键的选项Virtuoso会询问是否关联技术文件。选“Attach to an existing technology library”然后在列表里选中你的PDK库。关联成功后新建cell里才能调用PDK的真实器件模型和参数。这步看起来简单但我实际见过不少人卡在这里建库时不关联技术文件或者随手选了“Dont need a techfile”后面画原理图时发现器件库里空的或者调用PDK器件报错找不到模型。所以哪怕只是练手也建议老老实实关联PDK。后续所有器件调用、模型仿真、版图导入都依赖这一步。3.2 原理图绘制器件调用与连线在Library Manager里选中刚建的库右键New Cellview填cell名比如dff_tg工具类型选Schematic Editor进入原理图编辑器。开始放器件。按快捷键i或者在菜单Create → Instance里打开器件调用窗口。核心器件如下器件所在库用途NMOSPDK库或analogLib的nmos4主通路、保持环、传输门PMOSPDK库或analogLib的pmos4主通路、保持环、传输门vdd/gndanalogLib电源和地符号PinCreate → Pin定义输入、输出引脚每个MOS管放进去后按q打开属性编辑填好Width和Length按上表的估算值设置。PDK器件的模型名会自动带出来不需要手动填。Fingers选项用来实现多个小管并联如果某个管子宽度很大比如输出buffer到2.4um以上可以拆成多个fingers版图时更好处理。连线用快捷键wVirtuoso会自动吸附引脚端点。连线完成后选中线上任意一点按q可以给网络命名。建议给CLK、主级节点、从级节点这些内部关键节点手动命名后续仿真可以直接选中这些网络看波形省去一层层查名字的麻烦。画完后按x做Check and Save或者菜单Design → Check and Save。如果下方状态栏变成绿色且没有报错原理图就通过了。3.3 Symbol生成与引脚规划原理图确认无误后生成Symbol。操作路径是菜单Create → Cellview → From Cellview在弹出的窗口里确认源视图是schematic目标视图是symbol点击OK。Virtuoso会自动生成一个默认样式的Symbol引脚自动带出D、CLK、Q、VDD、GND。这其实就是大家常说的“原理图自动打pin”功能。自动生成的引脚摆放通常比较乱需要手动整理。进入Symbol编辑界面用m移动引脚、r旋转把输入引脚放在左边输出放在右边电源和地放在上边或下边。整理完保存。整理好的Symbol在高一层级原理图里调用时颜色、位置、名字都会直接显示连接起来一眼就能看明白。注意整理完Symbol回头检查一下引脚方向属性。选中引脚按q查看确认D是input、Q是output、VDD/GND是inout或power方向。如果方向标错后续做ERC检查时会报错顶层连线也会出现误导性提示。4. 功能测试台搭建与瞬态仿真验证DFF的真功夫4.1 测试台的整体架构原理图画完不仿真就往下走等于裸奔。功能测试的目标非常明确验证时钟上升沿正确采样D同时验证非上升沿时间输出保持。在Virtuoso里新建一个测试cell命名为dff_tb放入刚做好的DFF Symbol实例然后围绕它搭建测试环境。典型测试台包括电源VDD我这里用1.2V接到DFF的VDD引脚。一个gnd符号接好地。时钟源用analogLib的vpulse产生周期方波接到CLK。数据源用analogLib的vpwl产生带不同阶段的数据波形接到D。输出负载用一个理想电容接到Q和地之间模拟后级输入电容典型设置30fF到50fF。很多人做功能仿真时忽略输出负载这一点其实影响很大。完全不接电容的Q节点只要有一点电荷注入或漏电就会在波形上体现出来看起来像毛刺实际是测试环境失真。接上合理负载之后波形行为才更接近真实场景。4.2 激励信号设计测试用例才是重点测试台搭好最关键的是激励设计。不少初学同学给D固定一个高电平时钟跑起来看到Q跟着变就认为完事了。这离“验证功能”差得很远。一份像样的功能测试激励至少覆盖这几种情况D为高且稳定时时钟上升沿Q输出高。D为低且稳定时时钟上升沿Q输出低。D在CLK低电平期间变化验证主锁存器跟随输入。D在CLK高电平期间变化验证从锁存器不受影响Q保持。连续运行多个周期验证循环工作正常。时钟用vpulse设置V1设为0VV2设为1.2VDelay为0Rise和Fall都设0.1nsWidth设为4.9nsPeriod设为10ns。这样得到的是100MHz、占空比接近50%的时钟。D信号用vpwl生成我用的电压序列是这样的时间单位ns电压单位V时间电压00V50V151.2V251.2V350V450V551.2V651.2V750V850V这个设计刻意让D的跳变沿落在整数5、15、25这些点上而时钟上升沿在1、11、21这些点。这样每个上升沿到来前D已经稳定了超过9ns建立时间余量充足而D在上升沿之后的变化正好用来验证输出保持。4.3 瞬态仿真参数设置与收敛处理在ADE L环境里配置仿真路径是Setup → Simulator/Directory/Host确认Simulator是spectre。然后在Analyses里选tranStop Time设100ns覆盖10个时钟周期Accuracy defaults选moderate。如果电路复杂或收敛困难再改成conservative提高精度。Outputs里选择要plot的节点Q、CLK、D再额外加上内部的主级节点X和从级节点Y。观察内部节点能帮你在出问题时快速定位是主锁存器工作异常还是从锁存器工作异常。点绿色运行按钮启动仿真。正常情况下几十秒内Spectre就能跑完自动弹出波形窗口。提示如果第一次跑仿真报“DC convergence difficult”或类似错误先别慌。这一步在带保持环的电路里非常常见。可以按这个顺序尝试Spectre Options里把积分方法改成gear2only调大迭代次数到500以上还不行就手动给主级节点和从级节点加初始条件。加了初始条件之后绝大多数不收敛问题能解决。5. 实测波形解读与典型坑排查5.1 什么样算一次合格的功能测试仿真完成后对着波形逐项检查。合格的波形应满足这几点每个CLK上升沿之后Q的电平等于该时刻D的电平。在时钟为非上升沿的区间无论D怎么跳Q保持稳定不变。Q的翻转发生在上升沿之后一个合理的传播延迟之后不是瞬间完成也不是先抖动再稳定。高低电平都接近0V和1.2V没有长时间停在中间电平的情况。如果想量化C-Q延迟不用手动在波形上数格子。在Virtuoso的Calculator里调出delay函数起点选CLK信号、终点选Q信号阈值都设在0.6V也就是VDD的一半就能自动读出传播延迟数值。记录这个数值后面做尺寸微调和版图后仿对比都用得上。5.2 三个实测中遇到的问题与完整排查过程第一个问题是仿真启动阶段DC不收敛界面直接报错。我先看报错信息确认是Spectre在瞬态第一步做DC工作点扫描时无法收敛。随后打开Spectre Options把迭代次数的上限从默认值提到500问题依旧。继续排查改为给主级节点X和从级节点Y分别设置初始电压0V和1.2V这次仿真顺利跑完。回头分析原因主从两个保持环在初始时刻处于一个不确定状态两个锁存环互相拉扯DC迭代找不到平衡点。给内部节点赋初值本质上就是告诉求解器“先不要猜从这个点开始解”在实际项目中这个方法非常管用。第二个问题是输出波形在时钟下降沿附近出现毛刺。先看波形形态Q在主翻转沿之后基本干净但在CLK的下降沿附近有一个明显的电压回勾。第一步怀疑时钟馈通打开vpulse的参数发现我最初把Rise和Fall设成了0.05ns边沿太陡。传输门在关断瞬间时钟信号会通过栅漏寄生电容向节点注入电荷。把边沿放宽到0.2ns后毛刺幅度变小但仍然存在。继续查传输门两个管子的尺寸发现NMOS和PMOS宽度都是0.6um但PMOS迁移率低导通电阻大导致开关动作两侧不对称。把PMOS加宽到0.9um后再仿一次毛刺基本消失。这个教训很实在传输门不是随便放两个管子就行NMOS和PMOS的导通能力要匹配开关动作才会干净。第三个问题是保持功能异常。现象是CLK为高电平期间D信号变化时Q出现小幅波动看起来像从锁存器没有锁住。我先检查从级保持环INV4的尺寸发现我为了省面积把保持环做得非常小NMOS只有0.1um接近工艺最小宽度抗漏电和抗耦合的能力都太弱。把保持环宽度从主通路的五分之一提高到三分之一稳定性明显改善。同时检查了输出负载电容之前临时用了一个1fF的理想电容节点太脆弱换回常规的30fF负载后波形趋于正常。这个问题给我的经验是保持环尺寸不能“意思一下”它有明确的抗干扰需求太小了整体DFF的噪声容限都会下降。6. 从原理图走向版图的几个关键提醒6.1 版图规划与匹配思路功能测试通过后如果这颗DFF要真正进入芯片下一步就是版图设计。Virtuoso XL支持从原理图直接生成版图初稿器件会自动摆放和连线但自动结果通常不会满足DFF这类模拟敏感单元的匹配要求需要手动重排。我的规划思路是分区布置主锁存器相关器件包括TG1、INV1、INV2放在一个区域从锁存器相关的TG2、INV3、INV4放在相邻区域时钟反相器链和输出buffer单独放置。这样的好处是电源和地走线清晰时钟路径短且形态可控后续改动也不会牵一发动全身。匹配方面注意两点一是同一组差分或对称器件尽量靠近二是传输门内部的两个管子尽量用叉指结构交错减小工艺梯度带来的失配。时钟走线短而直接避免长距离绕线因为长走线带来的寄生电容会让时钟边沿变缓直接拖累C-Q延迟。6.2 后仿和签核的流程要点版图画完后不能直接流片。至少要走一遍后仿抽参用PEX工具比如Calibre xRC或QRC从版图提取寄生参数生成带寄生的网表再用Spectre重跑一次瞬态仿真。前仿和后仿的波形对比是关键环节。如果C-Q延迟明显劣化优先检查时钟路径和输出路径上的寄生电容这两条路对时序影响最敏感。接着是DRC和LVS检查。DRC确保版图符合工艺厂的设计规则LVS确保版图网表和原理图一致。这两项检查全部通过这颗DFF才算达到进芯片的资格线。从个人实际经验来说把这个流程从头到尾走一遍远比反复看教程更有效。很多细节——保持环的尺寸比例、传输门NMOS和PMOS的匹配、时钟边沿对毛刺的影响——只有自己亲手遇到过一次才能真正变成设计直觉。如果你正准备练这个项目我的建议是先按文章里的尺寸初值搭一版把功能跑通然后挑一个你关心的指标无论是速度还是功耗回头做一个参数扫描微调。这样一轮下来你对Virtuoso定制数字设计流程的体感会非常扎实。