说实话做硬件这几年EMC整改给我留下的印象比画板子本身深得多。原来做二层板的时候一块低速工业控制板辐射骚扰就是压不下去布局改了、滤波加了、地线也重新铺了折腾三版还是差几个dB。后面换成Altium AD20做四层板设计把叠层配置和20H内缩这两件事认真做了很多信号完整性和EMC的问题还没到实验室就提前解决了。这篇就围绕AD20四层板设计把叠层怎么搭、20H内缩怎么做、铺铜和电源分割有哪些坑一次性说清楚。内容比较适合从二层板转四层板、或者刚开始接触多层板设计的硬件工程师有一定画板经验但想系统理解四层板底层逻辑的朋友读起来会更有感觉。1. 为什么非要做四层板先弄清叠层的底层逻辑1.1 二层板和四层板差的不是层数而是电性能很多刚接触多层板的工程师觉得四层板就是“多了两个内层布线空间更大”这个理解没错但它不是四层板最核心的价值。二层板只有顶层和底层信号、电源、地全挤在外层。信号的回流电流要么走旁边的地线要么走底层铺铜路径不可控回路面积大得离谱。回路面积一大这个回路就是个环形天线高频噪声往外翻外部干扰也容易进来。电源就更不用说走线长、路径窄远端芯片供电纹波大这些EMC问题在二层板上属于天生就有的毛病。四层板最大的变化是引入了完整的参考平面。典型叠层是“信号-地层-电源层-信号”信号走顶层下面紧贴着一个完整的地平面回流电流不用绕路就在信号线正下方的地平面上走回路面积被压到最小。电源层和地层之间形成一层平板电容虽然容量不大但在几百兆赫兹频率以下给各芯片供电提供了一个很低阻抗的路径。这两点才是四层板性能碾压二层板的根本原因。有人会问那我把二层板底层大面积铺铜效果是不是差不多实测差很多。底层铺铜依然没有完整的电源平面铺铜分割、缝隙、信号跨区这些问题很难完全避免。而且二层板的电源走线一般也在表层电源回路和信号回路耦合在一起干扰串来串去。四层板里电源走内层、信号走外层参考平面一隔天然就把两类回路分离了。1.2 成本差异没有传说中夸张性能收益却实打实选型阶段很多人先问成本。散单打样四层板比二层板贵但也就贵一顿饭钱中大批量情况下价格差异一般在1.5到2.5倍之间特殊工艺除外。四层板贵在哪主要是多了一层内层图形、一次压合、钻孔对位精度要求更高芯板和半固化片的材料成本也在哪里摆着。但换个角度算总账就不同了。二层板往往需要屏蔽罩、共模电感、磁珠、更多滤波电容去硬扛EMC测试这些物料加上整改时的人工成本平摊到每块板上不一定比直接上四层板便宜。我做过的几个低速工控项目从二层改成四层之后BOM里省掉了两三个共模电感和一个屏蔽罩整体BOM成本反而降了。更关键的是研发时间被省下来了不用反复去实验室刷测试。性能方面的对比更直观完整参考平面配合20H内缩在30MHz到300MHz频段对辐射骚扰的改善实测的几个案例里大多在6到10dB之间。这个幅度足以让很多板子从“超标”变成“有余量”。2. 在AD20里配置四层叠层从建立到校验的完整操作2.1 打开叠层管理器先搞懂“物理层”和“走线层”两个视图AD20里的叠层管理器入口是Design - Layer Stack Manager快捷键DK。打开之后很多人会懵一下因为界面右侧默认显示的是Routing Layer Stack上面只有Top Layer、Bottom Layer看不到内层。这其实是AD的一个视图切换逻辑。在Layer Stack Manager窗口里左上方有下拉选项要切换到“Physical Layer Stack”视图才会看到真正的物理叠层结构包括L1到L4所有层、中间的介质层、铜厚、板材类型。Routing Layer Stack只是用来给布线规则定义“哪些层参与走线”它不等于物理叠层。我第一次用AD18时在这卡了半小时后来养成习惯改叠层之前先确认自己现在看的是Physical视图还是Routing视图改错了等于白改。确认Physical视图之后先看默认模板。AD20自带4 Layer模板点左上角模板图标选“4 Layer”会自动生成Top、GND、Power、Bottom四层结构。但注意模板只是给你一个起点里面的铜厚、介质厚度、板材型号基本都是通用值不一定适合你的项目必须按实际需求改。2.2 铜厚、介质厚度和阻抗计算参数怎么定四层板的叠层参数核心是“哪层是参考层、哪层和哪层紧耦合”。以最常见的1.6mm板厚为例我给你一个明确可用的推荐叠层层级类型铜厚介质说明L1信号/元件1ozPrepreg0.2mm与L2紧耦合L2地平面1ozCore约1.0mm完整地平面不分割L3电源平面1ozPrepreg0.2mm视20H规则内缩L4信号/元件1oz-低速信号和电源走线这个叠层的关键设计意图是表层信号和L2地平面之间只有0.2mm半固化片紧耦合信号回流路径最理想。表层做50Ω微带线时介质厚度定了线宽才有意义。L2和L3之间隔了1.0mm芯板这对电源层和地层之间的平板电容效果有影响20H内缩计算时也跟这个厚度直接相关后面会重点讲。介质厚度确定之后阻抗计算就有依据了。表层微带线的特性阻抗主要取决于介质厚度H、介电常数Er、线宽W和铜厚T。FR-4的Er一般在4.2到4.5之间取4.3算比较稳妥。H是0.2mm1oz铜厚那么单端50Ω的线宽用Saturn PCB Toolkit算下来大概在0.35mm到0.4mm区间。差分100Ω要看耦合间距通常线宽0.15mm、线距0.15mm左右起步具体以计算工具为准。AD20的新版本在叠层管理器里集成了阻抗剖面功能。在Layer Stack Manager里切换到Impedance Profile标签页可以新建Profile定义单端50Ω或差分100Ω软件会结合叠层参数自动给出推荐线宽线距。这个值我建议作为设计起点最终还是要拿板厂的实测叠层参数复核一遍因为板厂实际压合厚度、铜厚补偿都和你文件里的理论值有偏差差几mil阻抗就会漂好几个Ω。2.3 叠层配置完别忘了同步规则和制板文件叠层不只是画着好看它直接决定了布线规则。切回Routing Layer Stack给TopLayer、BottomLayer、L2、L3分别设置线宽和间距规则。表层可以做细一些比如5mil线宽、5mil间距起步内层因为参考平面完整可以做更细但通常没必要能粗就粗加工良率和阻抗一致性问题会少很多。还要在Design Rules里确认过孔规则。四层板一般用通孔就够孔径0.3mm、焊盘0.6mm是很常用的组合。不要动不动上盲埋孔成本翻倍不说生产周期也变长。除非你是BGA扇出实在走不通或者板子密度极高否则通孔方案优先。最后一步是导出ODB或Gerber之前用Layer Stack Manager里的“Generate Stackup Report”功能生成一份叠层报告跟制板说明一起发给板厂。这地方我吃过亏有次叠层文件里介质厚度没更新板厂按自己的工艺给你压了个完全不同的厚度回来阻抗不对排查半天才发现是叠层参数和实际不符。现在我都习惯在制板说明里附上叠层图并注明“请按此叠层报价和生产”让板厂提前确认是否可生产。3. 20H内缩规则详解原理不是玄学实现要看AD的层设置3.1 20H到底是什么为什么能改善边缘辐射20H规则里的“H”有一个非常明确的定义电源层与相邻地层之间的绝缘介质厚度注意不是整板厚度。20H就是把这个介质厚度乘以20作为电源层相对地层内缩的距离。举一个能直接落地的例子。如果你把叠层里L2地平面和L3电源平面之间的介质厚度控制在0.1mm那20H就是2mm电源层边缘相对地层边缘向内缩2mm。如果介质厚度是1mm20H算出来是20mm整块板可能都没多少空间放电源层了。这就是为什么20H规则经常被吐槽“不现实”根源在于很多常规四层板的电源地之间隔着厚芯板H太大。20H规则的内在逻辑也不复杂。电源层不是理想导体它的边缘会向外辐射电场是板级EMI的一个重要来源。当地层比电源层大一圈电源层边缘的电场线会被底下伸出去的地层吸收掉而不是直接辐射到空间或者耦合到外壳。经典EMC书籍里的数据是20H内缩可以把边缘辐射降低6到10dB这已经是很可观的改善了。工程上必须清醒一点严格做到20H内缩对叠层有要求。如果项目用的是常规厚芯板四层叠层电源地和地层之间隔着1.0mm20H20mm强行内缩等于电源平面没了那更糟。这种情况我一般推荐折中方案电源层内缩1到2mm同时在地层边缘加一圈密集的地过孔形成地孔围栏。地孔围栏可以弥补内缩量不足的短板实测效果接近严格20H内缩这是不少量产产品在用的实际策略。3.2 AD20里实现电源层内缩的三种做法明白了原理落到AD20里就有明确的实现路径。方法一负片平面层的规则驱动内缩。在叠层管理器里把电源层设置为Internal Plane类型而不是Signal类型这种层在AD里是负片逻辑默认整层覆铜铜皮到板边的距离由Board Outline Clearance规则控制。打开Design - Rules找到Manufacturing分类下的Board Outline Clearance把Minimum Clearance设成你需要的内缩量比如2mm在Where The Object Matches里限定到电源层这一个层。这样一来电源平面的边界自动距板边2mm20H内缩就完成了。方法二正片铺铜的轮廓偏移法。如果你习惯把电源层也用Signal层做正片铺铜那就用Place Polygon Pour来画铜箔。放置多边形时在属性面板里设置“Clearance From Board Outline”有些版本可能叫“Pullback”填入内缩量。再从板框生成轮廓AD会自动生成一个距板边等于该值的多边形。这个方法直观画完能看到轮廓检查起来很方便。方法三机械层偏移轮廓法。在机械层复制板框用Tools - Polygon Pours - Outline Vertices先选中多边形再做偏移或者手动画一个偏移轮廓然后在放置Polygon时选择这个轮廓作为铺铜边界。这个方法灵活度最高适合板框不规则、需要局部内缩量不同的场景。三种做法里我个人最常用的是方法一规则驱动不容易漏改后面如果要调内缩量改个数值就行所有层同步生效。3.3 什么时候可以放宽20H内缩20H内缩不是任何时候都必须做。很多小型化产品板面积本来就不大2mm的内缩量会挤占大量有效布线空间这时候就要权衡。第一种可以放宽的情况是电源层和地层之间有多个地平面相邻或距离很近比如四层板里L2、L3都是地层L4是电源层这种情况下电源层的边缘辐射被两个地层夹住内缩需求就会明显降低。第二种是本身有金属外壳或屏蔽罩覆盖板级边缘辐射被屏蔽罩吸收20H内缩的意义就不大了。这种情况整机厂EMC的很多高速产品都在用毕竟屏蔽罩比叠层优化更容易落地。第三种是频率不高的板子。20H规则主要针对几十兆赫兹以上的边缘辐射如果你做的是纯粹的传感器采集板、工控IO板主频很低那内缩主要靠板厂工艺约束做常规处理就好没必要为了20H牺牲布局。但如果你的产品是车载、医疗、工控这些EMC测试标准很严格的领域我建议别省这一步。能缩就缩缩不了的部分用地孔围栏补上整机测试的时候你会感谢自己当初这个决定。4. 铺铜、回流路径与电源分割四层板设计里的实操细节4.1 地层完整性的优先级比想象中更高四层板设计里最核心的一条设计纪律是地层不要分割。很多工程师从二层板思维转过来习惯把地分成模拟地、数字地、功率地然后在L2层挖槽隔离这是个很大的误区。参考平面被挖开一条缝信号线在顶层走过回流电流在L2层就要绕开这条缝绕行路径带来的回路面积增加恰恰抵消了四层板的优势。有人可能会说我模拟地和数字地分开走可以避免干扰。但四层板的地平面本身就是一个低阻抗的参考网络分割只会制造回流缺口。正确的思路是所有地都用完整平面通过分区布局来避免跨区干扰而不是靠物理分割。具体到AD里的操作L2层铺铜后用Tools - Design Rule Check跑一遍重点看有没有未连接的孤岛。还要手动检查是否有过孔穿过L2层的大面积铜时在铜面上形成不必要的开口。地过孔该加就加特别是在信号换层的地方过孔旁边补一个地过孔距离尽量靠近0.25到0.5mm以内保证回流路径顺畅。4.2 电源层分割的正确姿势L3电源层通常要分成多路电源3.3V、5V、1.8V、12V都有可能。分割本身没毛病但分割方式有讲究。分割缝隙不要太宽能分开就行。很多新手习惯把电源层割成左一块右一块缝隙搞一个毫米宽其实这是给自己挖坑。分割缝隙越宽跨分割线附近的信号走线回流路径越长环路面积越大。合理的分割间距0.2到0.3mm足够这个距离在低压下完全能满足安全间距要求。分割线不要画出尖角。电源平面的尖角在EMC上就是辐射点形状尽量做成圆角矩形。分割之后每块电源区域至少要有一个过孔连接到对应电源网络的引脚或走线不要出现隔离的“孤岛铜皮”。AD里有个便宜检查方法选中电源层执行Report - Board Information看每个网络连接数是否合理再跑一次Un-Routed Net的DRC报出来的基本都有问题。电源层的载流能力也要提前算。1oz铜厚下1mm宽的铜箔通过1A电流温升大约在10℃左右这只是一个粗略参考。大电流的电源区域不要用细长的条状铜尽量做成方块区域并有多个过孔连接到外层让电流分散。高侧开关管下面、电机驱动底下这些地方大电流路径要特意加宽加粗不要等板子回来了再靠外部飞线补救。4.3 信号布线的几条原则信号布线的第一条原则是高速信号优先走表层而且是离参考平面最近的那一层。以推荐叠层为例L1和L2之间只有0.2mm介质L1是天然的高速信号层。L4表层信号参考的是L3电源平面如果L3被分割得厉害L4信号的回流路径就会受影响所以高速信号尽量不要走L4。第二条原则是避免跨越分割缝隙。这条是“信号不要跨分割”的具体落地。如果L3电源层在某个区域被分割成1.8V和3.3V那么L4层经过这个区域的走线就会跨过分割线回流电流被迫绕行。如果这根线是时钟线或复位线就会成为最头疼的EMC源。解决办法是规划阶段就把信号区域和电源分割区域错开或者在关键信号下方保留一块完整地平面。第三条原则换层过孔附近一定要配地过孔。四层板里信号从L1换到L4回流电流要从L2参考面换到L3电源面或L4的铜皮这个换层点如果没有地过孔回流路径就会绕一个大圈。我自己的习惯是换层过孔旁边必放一个0.3mm/0.6mm的地过孔间距越近越好实测对这个过孔带来的阻抗突变有明显的改善效果。5. 四层板常见问题与排查技巧实录5.1 测出来电容异常大先检查20H内缩做没做有次测试一块四层板发现电源地之间的平板电容比理论计算值大了将近一倍。排查半天不是板材Dielectric常数选错而是当时时间紧电源层是铺满了整块板没有做任何内缩。整块的电源层和地层之间的有效正对面积就是整板面积边缘效应带来的边缘电容全部叠加上去测出来自然偏大。后来把电源层内缩了1mm之后电容值明显回落。所以如果你在调试中测到电源地电容值和理论估算差很多除了怀疑LCR表校准、测试频率、引脚残余阻抗之外先回去检查一下电源平面是不是没有内缩、或者地层是不是被挖空了一大片。当地层不完整时有效正对面积变小电容反而会偏低两种方向的问题都有可能。5.2 板边铜皮翘起甚至起皮基本是安全间距没用够四层板打样回来板边有时候能看到铜皮翘起来严重的手一抠就掉。这不是板厂工艺差很多时候是你自己铺铜的时候没考虑铣板工艺。电源层负片模式下如果Board Outline Clearance设成0铜皮一直铺到板边或者表层铺铜到板边太近铣刀切过去铜箔边缘没有基材支撑就会翘起分层。处理后其实很无脑所有外层和内层铜皮到板边的距离至少留0.5mm推荐1mm。带板边半孔的除外半孔工艺有专门的处理规则。另外在制板说明里写清楚“板边不允许露铜铜箔”也可以提前避免好多麻烦特别是那些为了散热特意露铜的设计要让板厂知道是有意的否则他们不敢随便处理。5.3 阻抗测试不过先别怀疑计算器检查参考面板子回来做阻抗测试设计50Ω的线测出来60多第一反应通常是“是不是线宽算错了”。我遇到过的案例里真正因为线宽误差导致阻抗漂移的情况其实不多更多的是参考面不对。什么叫参考面不对表层走线本应的参考平面是L2地层但如果你在L2上因为布线、过孔或分割在这个走线下方刚好挖掉了一大块铜那这条线的阻抗就不是微带线而是靠近“共面波导”或者“加载线”的状态了阻抗肯定变。解决思路是DRC阶段就把L2层的完整性和覆盖范围检查到位尤其是关键高速线正下方的区域严禁走线和开槽。另一个常见原因是介质厚度和板厂实际不符。AD文件里的0.2mm是理论值板厂压合后Prepreg的实际厚度可能比设计值大或小阻抗自然跟着偏。这个没法完全避免只能靠制板前叠层确认单来约束让板厂按你指定的介质厚度生产。遇到阻抗偏大可以让板厂加严介质厚度公差或者微调线宽这属于常规操作。5.4 四层板项目多人协作规则同步是隐形炸弹团队做大项目四层板经常多人分工一个人画电源一个人画信号一个人后期整合。最容易踩的坑是叠层规则和约束规则没有同步A工程师本机改过电源层内缩量B工程师并不知道整合的时候把A的文件覆盖了输出到板厂的是错的那版。我的习惯是在项目文件夹下放一个board_spec.md说明文件每次改叠层就把Physical Layer Stack截图和关键参数填进去再把PCB Rules导出成.rules文件保存到项目库。整合前先对版本确保每个人用的都是最新的叠层规则文件。AD20也有Design - Rules - Export Rules和Import Rules功能用起来不复杂关键是团队要有这个习惯。5.5 分割后的电源孤岛怎么发现电源层分割做完多路电源各自成块有些区域连到了1.8V网络有些区域没有连接到任何电源过孔成为一块“浮铜”。在PCB上它看起来是一块铜实际不参与任何电路工作却可能因为拾取噪声变成辐射体。AD里可以这样查把电源层单独显示用Report - Net信息查看有没有不连着任何过孔或焊盘的封闭区域或者跑DRC时看Un-Routed Net和Un-Connected Pin报告里面会列出没有连接关系的网络。这个方法虽然不能100%定位孤岛但配合目检基本能把问题抓出来。小众工具也有但我觉得刚开始不用上软件先养成铺完铜DRC目检的习惯比依赖工具更可靠。写在最后的小经验AD20四层板设计说难不难说简单也不简单。叠层配置和20H内缩这两件事我花了很长时间才真正理解它们之间的关联叠层决定H的大小H大小决定20H能不能做20H不能做就要靠地孔围栏补位而这些又直接影响电源层分割和信号回流。这些因素不是孤立的画板的乐趣和痛苦都在这里。最后分享一个我现在的固定流程每次打板前把Layer Stack里的叠层图导出来连同PCB规则文件一起发给板厂找板厂要叠层确认单和生产工艺参数表。板厂确认能按你的叠层做、阻抗设计有把握再安排生产。这个习惯帮我省掉了至少三四次“板子回来阻抗不对”的糟心麻烦。板子一旦动起来很多问题就来不及了前期愿意多花半小时确认叠层和规则后面就能少熬好几个通宵。