前阵子调一块数据采集板ADC用的是ADI的14位250MSPS芯片FPGA是Xilinx 7系列的Artix-7两者之间走的正是高速ADC最常见的LVDS接口。板子刚回来的时候用ILA抓到的数据全是乱的有的通道甚至直接读成固定值当时第一反应“是不是原理图画错了”翻了半天发现引脚连接没问题后来定位下来硬件和逻辑两边都有坑。写这篇笔记把整个LVDS接口设计从原理、硬件到FPGA实现再到底层调试的完整过程捋一遍。刚做FPGA数据采集的工程师应该能从里面找到可以直接用的方案老手也可以对比下自己的处理方式。1. 接口整体方案与器件选型背后的考量1.1 高速ADC为什么离不开LVDS很多人第一次接触高速ADC接口时都会问ADC输出一堆并行数据线直接把每个bit接FPGA的普通IO不就行了但一旦采样率走到100MSPS以上、分辨率到12bit以上这条路就走不通了。拿常见的CMOS并行输出来说一个12bit、250MSPS的ADC光是数据线就有12根每根线都要以250MHz的频率翻转板级上的串扰、开关噪声和地弹会迅速恶化信号质量。换个角度算一下单端CMOS在3.3V电平下摆幅大翻转时瞬态电流也大几十根信号同时翻转时电源和地平面的噪声会被推到ADC采样时钟里最后体现为信噪比下降、无杂散动态范围变差。这种现象不是换一颗更好的ADC能解决的是接口本身的天花板。LVDS用一对差分线替代一根单端线用约3.5mA的电流驱动100Ω终端电阻在接收端只产生大约350mV的差分摆幅。摆幅小意味着翻转时间短、功耗低差分结构意味着共模噪声会被接收端直接抵消。最关键的是LVDS在DDR模式下可以在时钟的上升沿和下降沿各传输一个bit同样带宽下需要的物理走线数量直接减半。一个14bit、250MSPS的ADCCMOS输出需要14根数据线加1根时钟而DDR LVDS模式只需要7对数据线加1对时钟加1对帧同步面积和布局压力小很多。1.2 实例平台ADS4149 Xilinx 7系列FPGA这篇文章围绕的具体平台是ADI的ADS4149加Xilinx 7系列FPGA原型验证用的是Artix-7 XC7A35T。选这个组合有几个原因ADS4149是14bit、250MSPS的典型中高速ADC应用非常广Artix-7是Xilinx 7系列里性价比很高的型号内置的IO原语和Vivado生态对LVDS接收支持得非常完善对于中高速采集场景很合适。ADS4149的数据输出模式支持CMOS、DDR LVDS等多种格式。我们在项目里把通道A配置为DDR LVDS输出14bit数据通过7个LVDS差分对输出每个差分对在DCO的上升沿和下降沿各送一个bit另外还有DCO差分时钟对和FID帧同步信号对。也就是说FPGA侧一共需要接收9个LVDS差分对。Artix-7这一侧的Bank电压按LVDS要求配置为2.5VIO标准选择LVDS_25。这里有个容易忽略的点LVDS的IBUFDS原语里有个DIFF_TERM参数可以开启内部100Ω差分终端省掉板级电阻但Bank电压必须满足所选IO标准的电平要求。参考UG471不同IO标准对VCCO有严格要求选错了轻则电平不达标、数据采不准重则直接烧IO。1.3 整条数据链路在FPGA内部长什么样在动手写代码前先把FPGA内部的数据通路画清楚。ADC的LVDS差分对进入FPGA后第一级是IBUFDS差分缓冲器作用是把差分信号转成单端信号同时完成电平转换。单端信号分两路一路直接进ISERDESE2的D端口另一路先过IDELAYE2延时再进ISERDESE2的DDLY端口。ISERDESE2是7系列里的串并转换器负责把高速串行比特流变成低速并行数据。因为用了DDR模式DCO的上升沿和下降沿都会采样一个bit这样每个ISERDESE2输出4bit的并行字7个通道加起来是28bit对应两个采样点的时间窗。并行数据以DCO分频后的时钟进入FPGA内部逻辑再做后续的字对齐和数据处理。整个FPGA逻辑按这个链路拆成几个模块时钟接收模块负责接收DCO并用BUFIO和BUFR生成采样时钟数据接收模块例化7路IBUFDS加IDELAYE2加ISERDESE2对齐控制模块负责IDELAY的tap扫描和bitslip控制最后是跨时钟域FIFO把DCO时钟域的数据搬到系统时钟域。2. LVDS电气特性与硬件设计细节2.1 差分信号模型与“高值、低值”怎么理解网上搜“LVDS的差分线高值和低值”时能看到很多零散说法容易把人绕晕。其实LVDS的原理很直接发送端是一个恒流源电流通过一对差分线流到接收端的100Ω终端电阻上于是在电阻两端产生一个极性随数据翻转的差分电压。一对线里一根拉高、一根拉低两根线上的电流大小相等、方向相反这就是“差分”。接收端真正关心的是两条线之间的电压差而不是哪根线相对于地的绝对电压。所以“高值”和“低值”不是指某根线上3.3V和0V这种摆幅而是指P端和N端之间的差分电压在350mV和-350mV之间切换。单根线上看它的绝对电平只是在共模电压1.2V附近上下波动约175mV远没有想象中夸张。这个理解直接影响调试方式。很多人第一次用示波器点LVDS信号会把探头地夹接地探头点P端结果看到的是一个1.2V共模上叠着175mV的小信号以为信号幅度太小不正常。正确做法是用差分探头量P和N之间的差值或者用两个普通探头做A减B运算看到约350mV的干净眼图才是正常的。共模电压不对或者差分摆幅太小通常提示驱动端配置错误或终端电阻异常。2.2 终端匹配、Bank电压与IO标准选型LVDS信号要求接收端必须有100Ω终端电阻否则电流没有回流路径信号会反射眼图质量急剧恶化。7系列FPGA在IBUFDS原语里有DIFF_TERM选项置为TRUE时可以在FPGA内部启用这个100Ω终端电阻省去板级电阻。这里有个工程取舍内部终端用起来方便但会带来额外功耗而且如果外部已经放了终端电阻内部还开启就等于两个100Ω并联差分阻抗变成50Ω接收端看到的信号幅度会掉一半误码率立刻上升。Bank电压和IO标准的选择也很讲究。7系列里LVDS_25标准需要VCCO为2.5VHP Bank在1.8V下可以用LVDS标准HR Bank在3.3V下则选LVDS_33。选IO标准之前一定要先查UG471里对应Bank类型的电平表。我的习惯是把原理图设计阶段就定好ADC的LVDS输出共模典型值是1.2V左右FPGA侧Bank选2.5V再接LVDS_25兼容性最稳也方便跟很多ADC芯片对参数。如果AD转换器和FPGA之间的走线很长或者干扰环境比较恶劣可以考虑交流耦合在发送端和接收端之间串联电容隔直然后再给接收端提供合适的共模偏置。但ADC直连FPGA的板内走线通常较短直流耦合更简单只要共模范围匹配就行。记得把ADC数据手册里的输出共模电压和FPGA输入共模范围对比一下通常1.2V共模都能落在兼容范围内。2.3 布线约束差分阻抗、等长、参考层LVDS的PCB布线是整个接口设计最容易埋雷的地方。差分对要控制100Ω差分阻抗这要求在叠层设计时算好线宽和线距。常规做法是表层走线参考层紧邻微带线结构下100Ω差分阻抗大致对应线宽5mil、线距8mil左右具体由叠层决定务必让板厂按阻抗要求出测试报告。同一组LVDS数据线内部的等长非常重要。DDR模式下DCO的上升沿和下降沿都要采样任何一条数据线相对DCO的走线延迟不一致都会导致采样时刻偏离眼图中心。工程上一般要求数据组内等长做到±5mil以内DCO和整组数据线之间的等长做到±20mil以内。如果板厂加工能力紧张至少保证DCO与数据线的长度差不要超过一个数据的有效窗口宽度否则IDELAY再能调也救不回来。差分对之间的距离也不容忽视。两对差分线如果间距太近串扰会造成眼高降低、抖动变大。建议线间距保持在线宽的2倍以上或者用“G-S-S-G”的隔离方式在关键信号之间铺地铜。另外LVDS走线下方参考层要连续一旦跨越分割返回电流被迫绕行会直接把噪声灌进信号里。我调过一块板DCO信号眼图质量特别差定位到就是走线跨过了一条窄的地分割改成不打孔绕行后问题消失。2.4 样例板卡的接口定义与约束设计阶段把FPGA引脚分配做好能给后续调试省很多事。以这个项目为例我把ADS4149的一组DDR LVDS输出定义到Artix-7的一个HR Bank上信号分配如下表信号名方向FPGA引脚说明D0P/D0N输入Bank某对差分IO数据lane 0D1P/D1N输入Bank某对差分IO数据lane 1D2P/D2N输入Bank某对差分IO数据lane 2D3P/D3N输入Bank某对差分IO数据lane 3D4P/D4N输入Bank某对差分IO数据lane 4D5P/D5N输入Bank某对差分IO数据lane 5D6P/D6N输入Bank某对差分IO数据lane 6DCO_P/DCO_N输入Bank某对差分IO数据时钟频率等于采样率FID_P/FID_N输入Bank某对差分IO帧同步信号原理图设计时特别注意Bank电压和地平面的统一不要让差分对跨到不同Bank。Vivado的引脚规划最好在综合前用图形界面或XDC固定下来防止自动布局把同一组信号拆到不同Bank导致布线等长变成空谈。3. FPGA内部接收实现采样、位对齐与字对齐3.1 模块划分与时钟域规划写FPGA逻辑前先把时钟域规划清楚否则后面越写越乱。ADC送进来的DCO是数据同步时钟频率等于采样率250MHz所有LVDS数据都在DCO沿上有效。这个DCO不是全局时钟不能直接进MMCM或PLL只能通过BUFIO接到ISERDESE2的CLK端再通过BUFR分频后作为并行数据时钟。我的顶层模块划分是这样的时钟接收模块例化IBUFDS接收DCO再通过BUFIO和BUFR生成dco_clk和dco_clk_div2两个时钟数据接收模块例化7路IBUFDS加IDELAYE2加ISERDESE2输出两拍共28bit数据对齐控制模块用状态机控制IDELAY的tap值和ISERDESE2的bitslip信号最后是异步FIFO模块把并行数据从DCO时钟域安全搬到系统时钟域。模块边界清晰以后调试时可以只抓某一个模块的信号不用把整个工程逻辑全拉进ILA定位问题快很多。特别是对齐状态机单独拉出来能直接通过ILA观察当前处于扫描、锁定还是失锁状态。3.2 输入级原语IBUFDS、IDELAYE2、ISERDESE2Xilinx 7系列的LVDS接收本质是三个原语的级联。IBUFDS负责把差分信号转成单端信号同时提供内部终端选项。IDELAYE2负责对每根数据线单独做延时补偿它的延时以tap为单位参考时钟200MHz时每个tap约78ps最大31个tap总可调范围约2.4ns。ISERDESE2负责把高速串行数据转成并行数据DDR模式下支持4到8的并行宽度。一个典型的单lane接收代码长这样// 差分输入缓冲 IBUFDS #( .DIFF_TERM(TRUE), .IOSTANDARD(LVDS_25) ) u_ibufds_data ( .I(rx_d_p), .IB(rx_d_n), .O(data_in) ); // 可变延时用于位对齐扫描 IDELAYE2 #( .IDELAY_TYPE(VAR_LOAD), .DELAY_SRC(IDATAIN), .IDELAY_VALUE(16), .HIGH_PERFORMANCE_MODE(TRUE), .REFCLK_FREQUENCY(200.0), .CINVCTRL_SEL(FALSE), .PIPE_SEL(FALSE) ) u_idelay ( .C(dco_clk_div2), .REGRST(1b0), .LD(load_tap), .CE(1b0), .INC(1b0), .CINVCTRL(1b0), .CNTVALUEIN(tap_value), .CNTVALUEOUT(tap_current), .IDATAIN(data_in), .DATAIN(1b0), .LDPIPEEN(1b0), .DATAOUT(data_delayed) ); // 串并转换 ISERDESE2 #( .DATA_RATE(DDR), .DATA_WIDTH(4), .INTERFACE_TYPE(NETWORKING), .DYN_CLKDIV_INV_EN(FALSE), .NUM_CE(1), .OFB_USED(FALSE), .SERDES_MODE(MASTER) ) u_iserdes ( .CLK(dco_clk), .CLKB(~dco_clk), .CLKDIV(dco_clk_div2), .D(data_in), .DDLY(data_delayed), .RST(serdes_rst), .CE1(1b1), .CE2(1b1), .BITSLIP(bitslip), .Q1(q[0]), .Q2(q[1]), .Q3(q[2]), .Q4(q[3]), .Q5(), .Q6(), .Q7(), .Q8(), .SHIFTIN1(), .SHIFTIN2(), .SHIFTOUT1(), .SHIFTOUT2(), .OCLK(1b0), .OCLKB(1b0), .O() );这里有个关键点ISERDESE2的CLK接了BUFIO输出的DCOCLKB接它的反相信号这是DDR模式下标准的采样方式。CLKDIV接DCO的2分频时钟用于并行数据输出。IDELAYE2我特意用VAR_LOAD模式因为后面调试时要动态扫描tap值如果一开始写成FIXED每次改参数都要重新综合布线效率太低。3.3 位对齐滑动IDELAY找采样窗口为什么需要位对齐因为PCB走线长度不可能做到绝对一致DCO和7条数据线到达FPGA引脚时相互之间已经有几十到几百皮秒的skew。在250MHz DDR模式下一个bit的宽度只有2ns四分之一的眼宽也就500ps任何一点额外偏差都可能让采样点落在数据翻转沿附近。位对齐的目标就是让每条数据线的数据在DCO采样沿到达时保持稳定。做法是保持DCO固定不动用IDELAYE2给每条数据线单独加延时把所有数据的眼图中心都挪到DCO采样沿上。具体操作分四步让ADC输出一个已知的训练序列比如全0、全1或交替序列建议用ADC寄存器把测试pattern打开。以0为初值给某一条lane的IDELAYE2设置tap值用ILA观察这条lane采到的数据是否正确。从tap 0扫到tap 31每扫一个值采集一段数据记录哪些tap值下采到的数据稳定正确。把所有“正确区间”拼起来取中间值作为这条lane的最终tap值。每条lane独立执行一遍。按每tap约78ps计算31个tap覆盖约2.4ns比一个DDR bit周期2ns略大足够覆盖PCB上的走线偏差。实际操作中还会发现正确区间不是完整连续的中间可能有几个tap采到错误值这是因为数据本身有翻转沿采样恰好落在沿上。取中间值是最稳妥的留足裕量。3.4 字对齐FID帧同步与bitslip机制位对齐解决的是“每个bit采得稳”但14bit数据的bit顺序是不是对的是另一回事。AD转换器在DDR模式下通过7条lane顺序送出14bit如果ISERDESE2开始采样的沿不对或者通道之间的bit顺序错位拼出来的14bit虽然是稳定值但完全不是真实的采样结果。ADS4149提供了FID帧同步信号每帧开始时FID会输出一个脉冲频率是采样率的二分之一。FPGA端把FID也接入一路ISERDESE2检测到FID的上升沿后把当前周期标记为帧头从而确定14bit数据的起始位置。这比纯逻辑盲收要可靠得多。如果ADC没有FID信号也可以纯靠训练序列做字对齐。让ADC输出一个特殊的窄脉冲patternFPGA端不断拉高ISERDESE2的BITSLIP信号使并行输出循环移位直到检测到目标pattern。这里有一个很容易踩的坑BITSLIP信号至少要持续一个CLKDIV周期而且每拉高一次并行数据只移位1bit想要移位14bit就至少要拉高14次。状态机一定要记录已经拉高的次数超过14次还没匹配就要重新回到初始状态否则永远跳不出循环。3.5 跨时钟域与FIFO设计对齐做完后数据还是在DCO时钟域里而后续的算法逻辑大概率跑在系统时钟域两者频率和相位都不一样直接接过去必然出亚稳态。这里需要一颗异步FIFO。FIFO写侧用dco_clk_div2写数据宽度按实际并行位宽处理读侧用系统时钟读数据宽度按算法需求处理。深度上我习惯给64因为要处理的是连续采样流FIFO只做时钟域转换不承担弹性缓冲的功能深度太大反而容易掩盖数据流异常。关键是FIFO的空满信号要接到逻辑里做保护写满或读空都不能让后续模块工作在不正常的状态。这里有个调试期常见的现象FIFO读出来的数据偶尔出现整段错位看起来像“漏了一个采样点”。这种问题往往不是FIFO本身坏了而是对齐状态机在某个时刻跳了一拍导致ISERDESE2的并行输出少了一个周期。遇到这种情况先把对齐状态机单独抓出来看确认它没有误触发再回头查数据流。3.6 关键约束与完整例化框架综合实现阶段时序约束对LVDS接口来说同样重要。数据进入FPGA后采样动作发生在IBUFDS到ISERDESE2之间这一段的时序关系由硬件延时决定约束不算复杂但必须告诉工具输入延迟范围。一个常用做法是在XDC里用set_input_delay定义DCO与数据的关系同时关闭这条路径上不必要的自动时序优化避免工具胡乱插buffer。下面是我项目里用的部分XDC约束set_property PACKAGE_PIN xx [get_ports rx_d0_p] set_property PACKAGE_PIN xx [get_ports rx_d0_n] set_property IOSTANDARD LVDS_25 [get_ports rx_d0_p] set_property IOSTANDARD LVDS_25 [get_ports rx_d0_n] set_property DIFF_TERM TRUE [get_ports rx_d0_p] set_input_delay -clock [get_clocks dco_clk] -max 1.0 [get_ports {rx_d0_p rx_d1_p rx_d2_p rx_d3_p rx_d4_p rx_d5_p rx_d6_p}] set_input_delay -clock [get_clocks dco_clk] -min 0.2 [get_ports {rx_d0_p rx_d1_p rx_d2_p rx_d3_p rx_d4_p rx_d5_p rx_d6_p}]需要注意DCO本身就是外部输入时钟把它当主时钟约束后ISERDESE2的采样路径会按此分析。IDELAYE2的延时参数对时序工具来说是一个固定值所以tap值一旦在调试里改过对应的set_input_delay也要跟着微调这个动作虽然不直接影响功能但能帮助工具更准确地收敛时序。4. 板级调试三板斧与常见问题速查4.1 第一次上电先别碰代码先量硬件接到新板子不要急着烧bitstream先按硬件清单过一遍。用万用表确认ADC和FPGA的电源电压、FPGA Bank电压是否达到预期用示波器差分探头看ADC输出的DCO差分对确认时钟频率和数据手册一致摆幅接近350mV。如果DCO根本没有信号后面所有逻辑调试都是白费功夫。有一个项目里遇到的真实教训板卡上电后DCO频率正常但数据lane全是低电平折腾了半天最后发现是FPGA Bank的VCCO没有起来LVDS_25输入缓冲器根本没有正常工作。这种硬件问题不看波形很难想到因为电源指示灯是亮的但那一路VCCO因为焊锡连桥问题实际没到位。所以每次上板第一件事就是把关键Bank的VCCO用示波器在FPGA电源脚上实测确认无误再开逻辑。4.2 用ILA扫描IDELAY画出“数字眼图”没有差分探头或者想快速定位逻辑侧问题时可以借助Vivado的ILA做一次“穷举扫描”。这个方法不用改代码只要把IDELAYE2的tap值定义成寄存器变量再通过ILA的VIO核实时修改tap值即可然后把每个tap下采集的数据存入Block RAM导出后观察“数据正确率随tap变化”的曲线。实际操作时我习惯让ADC输出固定pattern比如交替的0xAAAA和0x5555。正常情况下每条lane采到的数据应该呈现周期性的0101翻转。当IDELAY的tap落点不对时采到的数据要么全0、要么全1、要么间歇性跳变。把所有tap值对应的结果画一张表一眼就能看出这条lane的有效窗口在哪里我们把tap值设在窗口中央。这个“数字眼图”虽然不能替代真实示波器但在没有差分探头、或者信号频率太高不好量的场景下非常实用。它最大的价值是能把7条lane的采样窗口差异量化出来而不是靠猜。实际扫描结果往往是七条lane的有效窗口宽度和位置都不同这种情况下按窗口重叠区域取一个折中tap值保证所有lane都采在相对稳定的位置。4.3 常见问题排查表调试接口时遇到的问题归纳起来就那么几类下面这张表是按项目里真实踩过的坑整理的现象可能原因排查与解决手段所有lane数据固定为全0或全1Bank电压未到位、DIFF_TERM未开启、LVDS电平标准配置错误、走线短路先量VCCO再确认IO标准最后用示波器看差分对波形数据有值但完全乱码ISERDESE2位序有问题、bitslip状态不对、FID没有对齐让ADC输出固定pattern逐lane观察数据数据偶尔跳变、出现毛刺IDELAY tap落在数据翻转沿附近、走线等长超差、地平面不连续用ILA扫描tap找出有效窗口检查等长报告DCO时钟信号抖动大参考层不连续、差分走线过长、终端电阻缺失示波器量DCO抖动检查布线同一组lane里个别lane教不上某条走线布线异常、引脚约束错误单独给该lane做tap扫描确认信号链路上电后偶发失锁FPGA和ADC的电源时序问题、复位逻辑不干净检查电源监控电路加长复位时间在这张表里“数据偶尔跳变”最常见。曾经遇到过一块板子数据在常温下跑很久只有零星误码但是温度一高误码率明显增加。后来定位到是一条lane的IDELAY tap值设得太靠近窗口边缘温度漂移后采样点直接滑出去了。这就是为什么强调tap值要取窗口中心而不是取刚好能采到数据的临界值。4.4 调试心得五步法和抓首错把整个调试过程总结成一套固定流程能省大量时间我一般按这个顺序走电压和时钟先过一遍确认硬件供电和DCO正常。单lane验证把7条lane缩减到只处理1条确认IBUFDS、IDELAY、ISERDES链路本身是通的。固定pattern验证位对齐用ADC的测试序列把每条lane的IDELAY tap值扫出来。FID或训练序列验证字对齐确认拼出来的14bit是真实采样值。切到PRBS或真实信号跑误码抓首错现场。第5步每次都要强调遇到偶发误码第一时间把ILA的触发条件设成数据错误抓出错的那一刻的数据现场。很多人喜欢挂个计数器等误码累积到几千个才停下来分析这时候早找不到根因了。把触发条件设置好让ILA在错误发生瞬间停下来观察DCO相对数据沿的位置、各lane的并行输出问题往往一眼就能看出来。我在调试中靠这个方法解决过几个特别隐蔽的时序问题比盲猜高效太多。5. 工程化扩展封装、同步与高速演进5.1 把接口封装成可配置IP接口调通以后真正产品化要做的事情是把这个LVDS接收链路封装成可配置的IP。我用Vivado的IP Integrator方式封装把IDELAY的tap值、FID使能、FIFO深度都做成AXI-Lite寄存器这样软件就能在上电初始化时自动校准不需要每次调参数都重新综合。封装带来的另一个好处是复用性。同一套接口IP可以用在图像传感器前端、数据采集卡、软件无线电等多种项目里只需要改IO标准和引脚约束。我见过很多团队每次做新板卡都把LVDS接收逻辑从零抄一遍费时不说还容易把以前的坑重新踩一遍。把这个模块固定下来后面所有项目都是复制粘贴再改参数省下的精力可以放在真正有挑战的算法上。寄存器设计上至少要把以下对象暴露出来每lane的tap值、位对齐锁定状态、字对齐锁定状态、误码计数、复位控制。有了这些上位机软件可以直接读出接口的健康状态批量产的单板调测效率能提升一个量级。5.2 多通道同步采集的一致性校准很多项目不止一个ADC比如相控阵或声呐系统需要同时采集几十路信号。多片ADC的LVDS接口最大的挑战不是单路调试而是通道间一致性。每片ADC的DCO相位不同每条数据线的走线长度不同如果各自独立做位对齐最后的采样时刻可能相差几纳秒系统级联后相位就乱了。解决思路是先在硬件上保证一致性所有ADC用同一个采样时钟各ADC的DCO到FPGA的走线尽量等长。然后在逻辑里加一个统一的同步脉冲比如用一个GPIO输出复位信号同时复位所有ADC的采样时钟分频器和FPGA端的所有对齐状态机。最后在寄存器里记录每路的tap值偏差形成一张校准表初始化时统一加载。实际效果上看做好这三步以后通道间的采样时刻偏差可以控制在百皮秒级对于大多数采集系统都够用了。如果要求更高就得引入确定性延迟设计比如使用JESD204B的subclass 1模式那是另一个更复杂的话题。5.3 更快ADC时代的接口演进采样率再往上走LVDS也会慢慢吃力。当ADC到了500MSPS甚至1GSPS量级LVDS需要的差分对数量成倍增加PCB布局和FPGA引脚压力都很大。JESD204B串行接口用一条高速差分lane就能代替好几对LVDS数据率跑到几Gbps还能通过多lane扩展带宽因此变成了新一代高速ADC的主流接口。但这不意味着LVDS设计经验白费了。做过LVDS之后你对时钟和数据关系、位对齐、字对齐、跨时钟域、眼图调试这些概念会理解得非常扎实而这些东西在JESD204B里换了个马甲本质上还是一回事。7系列FPGA搭配中高速ADC的LVDS接口在未来很长时间里依然是成本和性能平衡得很好的方案。我在实际做这个项目的过程中最大的体会是LVDS接口的工作量其实不算大但每一处细节都能决定成败。硬件画板时多留一寸等长空间逻辑里多留一级IDELAY余量调试时多画一张tap扫描表后面就能少吃很多亏。最后再分享一个小技巧每次上板前先把ADC配置成PRBS输出FPGA端用LFSR自检几分钟就能确认整条链路是否健康比临时改测试pattern要省心太多了。