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I2C总线高级功能与故障排查：10位寻址、自由数据格式与中断机制详解

发布时间：2026/7/21 3:48:12
I2C总线高级功能与故障排查：10位寻址、自由数据格式与中断机制详解 1. I2C总线核心机制深度解析从基础到高级配置搞嵌入式开发这么多年I2C总线算是打交道最多的通信协议之一了。两根线SDA数据线、SCL时钟线搞定主从设备间的数据交换这种简洁性背后其实藏着不少门道。很多人用I2C就是调个库读写个传感器但真到了要自己从头写驱动、处理复杂通信场景或者排查一些诡异故障时才发现对协议细节的理解有多重要。今天我就结合TI TMS320F2803x这类DSP的I2C模块手册把10位寻址、自由数据格式、中断机制这些高级功能掰开揉碎了讲清楚这些都是你优化通信效率、设计可靠系统的关键。I2C的本质是一个多主多从、半双工的同步串行总线。主设备发起通信并产生时钟从设备响应。每次传输都以一个START条件开始以一个STOP条件结束。中间跟着的就是地址帧、数据帧和应答位。听起来简单但为什么需要10位寻址自由数据格式又在什么场景下用中断怎么管理才高效这些问题的答案都藏在寄存器配置和时序细节里。这篇文章适合已经对I2C 7位寻址有基本了解想要深入底层、掌握高级功能配置和驱动优化的嵌入式工程师。我会用实际寄存器操作和代码片段来举例让你不仅能看懂原理更能直接应用到项目里。2. 10位寻址格式突破127个设备的限制2.1 为何需要10位寻址标准的7位寻址模式地址空间是0到1270x00到0x7F其中还有一些地址被保留用于特殊用途比如广播地址0x00。这意味着在一条总线上理论上最多只能挂载112个左右的独立从设备。在早期的嵌入式系统中这或许足够但随着系统复杂度的提升尤其是大型的传感器阵列、多板卡背板通信或者复杂的音频/视频处理系统中设备数量很容易突破这个限制。10位寻址就是将地址空间扩展到10位也就是从0到10230x000到0x3FF极大地扩展了总线的寻址能力。这里有个关键点10位寻址是向下兼容的。一个支持10位寻址的主设备完全可以与只支持7位寻址的从设备通信只需要使用7位地址即可。反过来一个7位寻址的主设备无法直接寻址10位地址的从设备因为地址帧格式不匹配。因此启用10位寻址通常是系统设计时的前瞻性考虑或者是为了接入某些地址固定的、只支持10位地址的特定芯片。2.2 10位寻址的帧格式与使能方法在TI的I2C模块中启用10位寻址需要配置模式寄存器I2CMDR的两个关键位扩展地址位I2CMDR.XA必须设置为1。自由数据格式位I2CMDR.FDF必须设置为0因为10位寻址有自己的固定帧格式与自由数据格式互斥。使能后一次完整的10位寻址写操作帧序列如下假设主设备要向从设备地址0x1A3写入数据[S] [11110 A9 A8 W] [ACK] [A7 A6 A5 A4 A3 A2 A1 A0] [ACK] [Data Byte 1] [ACK] ... [Data Byte N] [ACK] [P]S: START 条件。11110: 这是一个固定的5位头部用于标识这是一个10位地址通信的开始。A9 A8: 10位从机地址的最高两位Most Significant Bits, MSBs。对于地址0x1A3(二进制01 1010 0011)A90, A81。W: 读写位0表示写主设备发送数据1表示读主设备接收数据。ACK: 从机发出的应答位。A7-A0: 10位从机地址的低8位Least Significant Bits, LSBs。对于0x1A3就是1010 0011。后续就是常规的数据字节和应答。关键操作细节两次地址发送10位地址被拆成两个字节发送。第一个字节包含固定头部和地址高2位第二个字节是地址低8位。从机必须在每个地址字节后都回复ACK主设备才会继续。方向切换在发送完第二个地址字节并收到ACK后如果主设备想从从设备读取数据它不能直接发送读命令。它必须发送一个重复起始条件Repeated START然后再次发送第一个地址字节11110 A9 A8但这次将读写位R/W改为1读。这个操作非常关键是10位寻址读操作的标准流程。从机识别支持10位寻址的从机在收到第一个地址字节11110xx时如果xx与自身地址高2位匹配它会回复ACK并进入“地址匹配”状态等待第二个地址字节。只有第二个地址字节也完全匹配它才会最终确认自己被寻址。实操心得在调试10位寻址时最常遇到的问题就是从机无应答。一定要用逻辑分析仪抓取波形仔细核对两个地址字节的值是否正确以及从机在每个ACK位是否给出了低电平应答。很多故障是因为地址计算错误或字节顺序弄反导致的。2.3 寄存器配置示例与代码片段假设我们要将DSP的I2C模块配置为10位寻址的主模式并准备向地址为0x1A3的从设备写入一个字节数据0x55。// 1. 确保I2C模块处于复位状态以便配置 I2caRegs.I2CMDR.bit.IRS 0; // 复位I2C模块 // 2. 配置I2C时钟根据系统时钟和所需SCL频率计算I2CPSC, I2CCLKL, I2CCLKH // 此处省略时钟配置计算代码假设已配置好 I2caRegs.I2CPSC.all ...; I2caRegs.I2CCLKL.all ...; I2caRegs.I2CCLKH.all ...; // 3. 配置自身地址如果作为从机需要作为主模式可忽略或设为任意值 I2caRegs.I2COAR.all 0x0000; // 主模式时自身地址不重要可设为0 // 4. 配置模式寄存器 (I2CMDR) 为10位寻址、主发送模式、非自由数据格式 I2caRegs.I2CMDR.all 0; // 清空寄存器 I2caRegs.I2CMDR.bit.XA 1; // 使能扩展地址 (10位) I2caRegs.I2CMDR.bit.FDF 0; // 禁用自由数据格式 I2caRegs.I2CMDR.bit.MST 1; // 主模式 I2caRegs.I2CMDR.bit.TRX 1; // 发送模式 (主设备写) I2cmdrRegs.I2CMDR.bit.STP 0; // 初始不产生STOP由程序控制 I2caRegs.I2CMDR.bit.IRS 1; // 使能I2C模块退出复位 // 5. 等待总线空闲 while(I2caRegs.I2CSTR.bit.BB 1) { /* 等待总线空闲 */ } // 6. 写入从机地址到地址寄存器 (I2CSAR) // 注意对于10位地址直接写入完整的10位地址即可硬件会自动拆分发送 I2caRegs.I2CSAR.all 0x01A3; // 10位从机地址 0x1A3 // 7. 写入要发送的数据到数据发送寄存器 (I2CDXR) I2caRegs.I2CDXR.all 0x55; // 8. 启动传输通过设置I2CMDR的STT位 // 在配置好SAR和DXR后设置STT1硬件会自动发送START条件、地址帧和数据 I2caRegs.I2CMDR.bit.STT 1; // 9. 等待传输完成通过轮询ARDY位或使用中断 while(I2caRegs.I2CSTR.bit.ARDY 0) { /* 等待寄存器访问就绪 */ } // 10. 根据需要发送STOP条件 I2caRegs.I2CMDR.bit.STP 1; while(I2caRegs.I2CSTR.bit.SCD 0) { /* 等待STOP条件完成 */ }3. 自由数据格式简化固定方向的数据流传输3.1 自由数据格式的应用场景与原理自由数据格式Free Data Format是I2C协议中一个比较特殊但非常有用的模式。它完全摒弃了地址帧。在自由数据格式下START条件之后紧跟着的就是数据字节每个数据字节后依然有ACK/NACK位。它的核心应用场景是点对点、固定方向、无需寻址的连续数据流传输。想象一下这些情况专用的数据流通道比如一个高速ADC通过I2C接口持续向DSP发送采样数据这条总线上只有这两个设备方向固定ADC永远是发送方DSP永远是接收方。简化协议开在一些对实时性要求高、数据包很小的场景省去地址帧可以节省时间提高有效数据吞吐率。自定义轻量级协议在系统内部两个固定芯片之间可以基于自由数据格式定义自己的简单通信规则。启用自由数据格式非常简单只需将I2CMDR.FDF位设置为1。此时I2CMDR.XA位无意义。3.2 帧格式、方向控制与限制自由数据格式的帧序列极其简单[S] [Data Byte 1] [ACK] [Data Byte 2] [ACK] ... [Data Byte N] [ACK/NACK] [P]可以看到没有地址没有R/W位。这意味着通信的双方必须提前约定好谁发谁收并且在一次完整的传输从START到STOP过程中数据方向不能改变。方向的控制通过I2CMDR.TRX位实现但其作用与主从模式I2CMDR.MST和FDF位有关联手册中的表格总结得非常清楚MST (主模式)FDF (自由格式)I2C模块状态TRX 位功能说明00从模式非自由数据格式TRX无关。模块根据主设备的命令决定作为接收器或发送器。01从模式自由数据格式TRX1模块作为发送器。TRX0模块作为接收器。方向在整个传输中固定。10主模式非自由数据格式TRX1模块作为发送器。TRX0模块作为接收器。11主模式自由数据格式TRX1模块作为发送器。TRX0模块作为接收器。方向在整个传输中固定。重要限制数字回环模式不支持手册明确提到当数字回环模式I2CMDR.DLB 1启用时自由数据格式不被支持。这是因为回环模式是内部自测试其信号路径与自由数据格式所需的外部总线交互逻辑可能存在冲突。总线竞争由于没有地址识别自由数据格式不适用于多从机场景。如果总线上有多个设备且都使能了自由数据格式它们会同时响应START条件导致总线冲突。因此它严格用于一对一通信。3.3 配置示例与通信流程假设DSP作为主设备需要以自由数据格式从一个固定的传感器作为从设备且也配置为自由数据格式接收模式读取连续4个字节的数据。主设备DSP配置与操作// 1. 配置I2C模块为主模式、自由数据格式、接收器 I2caRegs.I2CMDR.all 0; I2caRegs.I2CMDR.bit.IRS 0; // 先复位 // ... 时钟配置 ... I2caRegs.I2CMDR.bit.MST 1; // 主模式 I2caRegs.I2CMDR.bit.FDF 1; // 使能自由数据格式 I2caRegs.I2CMDR.bit.TRX 0; // 主设备作为接收器 I2caRegs.I2CMDR.bit.BC 7; // 设置数据位数为8位 (BC7) I2caRegs.I2CMDR.bit.STP 1; // 设置传输完成后自动产生STOP I2caRegs.I2CCNT 4; // 设置要接收的数据字节数为4 I2caRegs.I2CMDR.bit.IRS 1; // 使能模块 // 2. 启动传输产生START条件 I2caRegs.I2CMDR.bit.STT 1; // 3. 等待数据接收完成例如通过RRDY中断或轮询 // 使用FIFO或轮询I2CDRR寄存器读取4个字节数据 Uint16 data1 I2caRegs.I2CDRR.all; Uint16 data2 I2caRegs.I2CDRR.all; Uint16 data3 I2caRegs.I2CDRR.all; Uint16 data4 I2caRegs.I2CDRR.all;从设备传感器侧需要被预先配置为自由数据格式、发送器模式MST0, FDF1, TRX1并且在其检测到START条件后自动将数据放入其发送移位寄存器。注意事项自由数据格式下通信的同步完全依赖于事先的约定。主从设备的上电初始化顺序、配置的一致性至关重要。如果方向配置错误例如主从都设为发送器会导致双方同时驱动SDA线产生总线冲突。强烈建议在硬件设计上将使用自由数据格式的I2C通道与其他标准I2C设备物理隔离或者使用模拟开关进行切换。4. I2C中断机制详解高效处理通信事件轮询Polling方式简单但在复杂的多任务系统中会浪费大量CPU资源在等待上。I2C模块提供了丰富的中断源让CPU可以异步、高效地处理通信事件。理解这些中断的触发条件、优先级和清除方式是编写高效、稳定I2C驱动的关键。4.1 基本I2C中断请求与优先级I2C模块可以产生两类CPU中断基本I2C中断和I2C FIFO中断。它们有独立的使能位和标志位。基本I2C中断有7个来源共用一个中断向量例如I2CINT1A。这些中断的优先级是固定的从高到低依次为ARBLINT (仲裁丢失中断)当模块作为主发送器在仲裁过程中失败时触发。这是最高优先级因为仲裁丢失意味着总线控制权丧失需要立即处理以切换状态。NACKINT (无应答中断)当模块作为主发送器未收到从机的应答NACK时触发。表明寻址失败或从机忙需要主设备决定重试或报错。ARDYINT (寄存器访问就绪中断)当之前编程的地址、数据和命令值已被使用寄存器可以接受新配置时触发。在主模式非重复模式下常用于指示一次数据传输可能包含多个字节完成。RRDYINT (接收就绪中断)当数据接收寄存器I2CDRR准备好被读取数据已从接收移位寄存器I2CRSR复制过来时触发。注意在FIFO模式下应使用FIFO接收中断代替此中断。XRDYINT (发送就绪中断)当数据发送寄存器I2CDXR准备好接受新数据先前数据已复制到发送移位寄存器I2CXSR时触发。注意在FIFO模式下应使用FIFO发送中断代替此中断。SCDINT (停止条件检测中断)在I2C总线上检测到STOP条件时触发。可用于判断一次传输会话的结束。AASINT (被寻址为从机中断)当模块被总线上的另一个主设备寻址时触发。用于从机模式下的响应处理。中断处理流程中断事件发生状态寄存器I2CSTR中对应的标志位如ARBL, NACK等被硬件置1。如果中断使能寄存器I2CIER中对应的使能位也为1则该中断请求会被送到仲裁器。仲裁器根据固定优先级将当前最高优先级的中断源编码写入中断源寄存器I2CISRC并向CPU发出中断请求。CPU进入中断服务程序ISR后第一件事就是读取I2CISRC的值以确定是哪个中断源触发了本次中断。读取I2CISRC这个动作会自动清除I2CSTR中对应中断源的标志位ARDY、RRDY、XRDY这三个标志位除外它们需要手动写1清除。ISR根据I2CISRC的值跳转到对应的处理子程序。4.2 FIFO中断与使用策略为了进一步减轻CPU负担许多现代I2C控制器包括TI的这款集成了FIFO先入先出缓冲区。发送和接收各有独立的FIFO深度通常为4或更多字节。发送FIFO中断 (TXFFINT)可以配置为当FIFO中的数据量低于某个阈值例如为空时触发提示CPU需要填充更多待送数据。接收FIFO中断 (RXFFINT)可以配置为当FIFO中的数据量达到某个阈值例如半满或全满时触发提示CPU可以批量读取数据。这两个FIFO中断被“或”在一起共同产生另一个中断向量例如I2CINT2A。在ISR中需要查询FIFO状态寄存器I2CFFTX和I2CFFRX来确定具体是发送还是接收FIFO产生的中断。使用FIFO的优势减少中断频率不用每个字节都产生中断可以批量处理数据大幅提升效率尤其在高速连续传输时。降低CPU负载CPU可以一次写入/读取多个字节然后处理其他任务等待FIFO阈值中断。避免数据溢出/下溢合理的FIFO阈值配置可以为CPU响应留出足够时间。配置示例启用接收FIFO中断当收到4个字节时触发// 1. 使能FIFO模式 I2caRegs.I2CFFTX.bit.I2CFFEN 1; // 使能I2C FIFO I2caRegs.I2CFFRX.bit.RXFFEN 1; // 使能接收FIFO // 2. 设置接收FIFO中断阈值例如当FIFO中有4个字节时产生中断 I2caRegs.I2CFFRX.bit.RXFFIL 4; // 设置阈值级别为4假设FIFO深度为4 // 3. 使能接收FIFO中断 I2caRegs.I2CFFRX.bit.RXFFIEN 1; // 使能RX FIFO中断 // 4. 在CPU级别使能I2CINT2A中断此处为伪代码取决于具体CPU的中断控制器配置 PieCtrlRegs.PIEIERx.y.bit.INTz 1; // 使能PIE中的相应中断 IER | M_INTx; // 使能CPU级中断 EINT; // 全局开中断 // 5. 在I2CINT2A_ISR中断服务程序中 interrupt void i2cFifoIsr(void) { if(I2caRegs.I2CFFRX.bit.RXFFINT 1) // 判断是接收FIFO中断 { // 读取FIFO状态获取当前有多少个数据 Uint16 numData I2caRegs.I2CFFRX.bit.RXFFST; for(int i0; inumData; i) { rxBuffer[rxIndex] I2caRegs.I2CDRR.all; // 从同一寄存器连续读取 } I2caRegs.I2CFFRX.bit.RXFFINTCLR 1; // 清除接收FIFO中断标志 } // ... 检查发送FIFO中断 (I2caRegs.I2CFFTX.bit.TXFFINT) ... PieCtrlRegs.PIEACK.all PIEACK_GROUPx; // 应答PIE中断 }4.3 中断与轮询的选择策略使用中断的场景低速或随机访问例如读取一个温度传感器几分钟一次。用中断可以让CPU休眠节省功耗。多任务系统CPU需要处理其他任务不能阻塞在I2C等待上。大数据量传输配合FIFO使用中断效率最高。需要及时响应总线事件如仲裁丢失、无应答等错误需要立即处理。使用轮询的场景极简单的单任务程序没有其他事可做轮询代码简单。初始化或配置阶段操作步骤明确顺序执行。超短延时等待例如等待一个寄存器位翻转预计时间极短几个时钟周期用轮询反而比中断响应更快。调试阶段在中断系统尚未调通时用轮询可以快速验证基本通信功能。避坑指南一个常见的错误是同时使能了基本中断如XRDYINT和FIFO中断TXFFINT。这会导致重复中断甚至冲突。正确的做法是启用FIFO模式后只使用FIFO相关的中断使能位和状态位并确保将I2CIER中的XRDY、RRDY等基本中断使能位关闭。5. 高级功能与故障排查实战5.1 时钟同步与仲裁机制多主竞争的核心I2C支持多主模式这意味着可能有多个主设备同时尝试发起通信。为了避免数据冲突I2C通过时钟同步和仲裁机制来解决。时钟同步所有主设备的SCL线是“线与”的。任何一个设备将SCL拉低都会导致整条SCL线变低。SCL的高电平周期由最快释放SCL的设备决定低电平周期由最慢释放SCL的设备决定。这就实现了时钟同步确保所有设备都在同一个时钟节拍下采样数据。仲裁仲裁发生在SDA数据线上。当多个主设备同时开始发送时它们会一边发送自己的数据地址或数据一边检测SDA线上的实际电平。如果某个主设备发送的是高电平‘1’但检测到SDA线被拉低成了‘0’它就意识到有另一个主设备在发送‘0’并且赢得了仲裁。发送‘0’的设备优先级更高。失败的主设备会立即释放总线转为从接收模式并设置仲裁丢失ARBL标志位。关键点仲裁可以持续多个字节直到地址或数据出现不同。仲裁过程中时钟SCL是同步的。仲裁不允许发生在重复START条件、STOP条件和数据位之间。这意味着一旦开始发送数据必须完整发送完当前字节后才能进行仲裁决策。调试仲裁问题如果系统中存在多主设备且通信不稳定仲裁丢失中断ARBLINT频繁触发就需要用逻辑分析仪同时抓取SDA和SCL观察多个主设备启动时的波形看地址是否冲突或者时序是否符合规范例如在仲裁期间不能拉高SDA。5.2 NACK生成与处理通信失败的信号NACK无应答是I2C通信中从设备向主设备反馈的一种重要机制。主设备必须正确处理NACK。从设备发送NACK的几种情况从设备忙无法处理当前请求。从设备不存在总线上没有对应地址的设备。从设备无法接收更多数据例如内部缓冲区已满。通信格式错误例如在自由数据格式下收到了不期望的数据。主设备如何控制NACK当主设备处于接收器模式时它需要在接收完最后一个期望的数据字节后向从设备发送一个NACK通知从设备停止发送然后主设备再发出STOP条件。在TI的I2C模块中有几种方式可以生成NACK设置NACKMOD位在接收最后一个数据位之前将I2CMDR.NACKMOD置1模块会在该字节的ACK周期自动发送NACK。利用重复模式在重复模式RM1下生成STOP条件STP1会隐含发送NACK。复位模块将IRS位清零会强制产生NACK并复位模块状态。从接收器模式下的溢出如果接收移位寄存器已满RSFULL1而CPU未及时读取也会导致发送NACK。代码示例主设备接收多个字节后发送NACK// 假设主设备要接收3个字节然后在第3个字节后发送NACK I2caRegs.I2CCNT 3; // 设置要接收的字节数 I2caRegs.I2CMDR.bit.STP 1; // 设置自动产生STOP在非重复模式下计数到0且STP1会产生STOP并隐含NACK // 或者更精确的控制 I2caRegs.I2CCNT 3; I2caRegs.I2CMDR.bit.STP 0; // 不自动STOP // ... 启动传输等待接收 ... // 在接收倒数第二个字节的ARDY中断中或通过计算在接收最后一个字节前 I2caRegs.I2CMDR.bit.NACKMOD 1; // 设置NACK模式 // 接收完最后一个字节后手动产生STOP I2caRegs.I2CMDR.bit.STP 1;5.3 数字回环模式自检与调试利器数字回环模式Digital Loopback Mode通过设置I2CMDR.DLB 1来启用。在此模式下从发送数据寄存器I2CDXR发出的数据不会送到外部SDA引脚而是经过内部路径直接环回到接收数据寄存器I2CDRR。外部SDA引脚上看到的是自身地址I2COAR。这个模式有什么用驱动自测试在不连接任何外部从设备的情况下验证I2C模块本身的发送、接收、中断逻辑是否正常工作。你可以编写代码向I2CDXR写数据然后从I2CDRR读回检查是否一致。隔离硬件问题如果实际通信失败可以先启用回环模式测试。如果回环测试通过说明I2C控制器和软件驱动大概率没问题问题可能出在外部总线、上拉电阻或从设备上。计算内部延迟数据从I2CDXR到I2CDRR需要n 8 * (SYSCLK) / (I2C module clock)个周期。了解这个延迟有助于精确的时序分析。重要限制如前所述自由数据格式在数字回环模式下不被支持。这是因为回环模式的内部路径设计可能依赖于标准的地址-数据帧结构。5.4 常见问题排查速查表在实际开发中I2C通信失败是家常便饭。下面这个表格整理了一些典型现象和排查思路现象/问题可能原因排查步骤与解决方法从设备无应答 (NACK)1. 从设备地址错误。2. 从设备未上电或损坏。3. 从设备忙如上一次操作未完成。4. 总线电平问题上拉电阻过大/过小。5. 时序不满足从设备要求速度太快。1. 用逻辑分析仪核对发送的地址字节。2. 检查从设备电源、复位引脚。3. 增加重试机制或检查从设备状态寄存器。4. 测量SDA/SCL波形检查上升/下降时间。标准模式100kbps上拉电阻通常4.7kΩ快速模式400kbps更小。5. 降低I2C时钟频率调整I2CPSC, I2CCLKL/H。仲裁频繁丢失 (ARBL)1. 多个主设备同时发起传输且地址相同。2. 总线被意外干扰产生虚假的START条件。3. 软件错误地在从模式下尝试启动传输设置STT。1. 为每个主设备分配不同的地址或优化软件逻辑避免同时启动。2. 检查硬件连接加强电源滤波远离噪声源。3. 确保在设置MST1主模式后才操作STT位。数据错位或错误1. 时钟SCL频率过高从设备跟不上。2. 中断服务程序响应太慢导致FIFO溢出或下溢。3. 软件读取I2CDRR的时机不对读了旧数据或漏数据。1. 降低SCL频率。2. 优化ISR减少处理时间或调整FIFO阈值留出更多缓冲。3. 严格根据RRDY标志或FIFO状态来读取数据。避免在传输过程中随意读I2CDRR。通信完全无波形1. I2C模块未使能IRS0。2. 引脚复用功能未正确配置GPIO未设置为I2C功能。3. SDA/SCL引脚被其他器件持续拉低短路或器件故障。1. 确认I2CMDR.IRS 1。2. 检查芯片的GPIO复用控制寄存器将对应引脚配置为I2C功能。3. 断开所有从设备逐一连接排查是哪颗器件导致总线锁死。只能读不能写或反之1. 从设备在某些模式下不支持读/写操作。2. 主设备在10位寻址读操作时未正确使用重复START条件切换方向。3. 自由数据格式下主从设备的TRX方向设置相反。1. 查阅从设备数据手册确认其支持的命令。2. 确认读操作流程发送写地址帧 - 发送寄存器地址 - 重复START - 发送读地址帧 - 读取数据。3. 核对主从设备的TRX位配置确保一方为发送另一方为接收。中断无法进入1. 中断使能位未设置I2CIER和PIE/IER。2. 中断标志位未正确清除导致后续中断被屏蔽。3. 中断优先级配置过低被其他中断抢占。1. 逐级检查I2CIER - PIEIER - IER - 全局中断使能。2. 在ISR中务必按规范清除中断标志读I2CISRC或手动写1。对于FIFO中断使用特定的清除位如RXFFINTCLR。3. 调整中断优先级或检查是否在ISR中长时间关闭全局中断。我个人的经验是I2C调试逻辑分析仪是必备工具。它能直观地展示START/STOP条件、地址、数据、ACK/NACK位的每一个细节比盲目修改代码有效十倍。遇到问题先抓波形对照协议标准和图谱大部分问题都能定位。另外对于复杂的多主或多从系统一定要仔细设计总线初始化、错误恢复和超时重试机制这样才能构建出健壮的通信网络。

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