目录1. PCIe基本概念2. PCIe物理层3. PCIe AC耦合电容4. PCIe信号定义4.1. PCIe 插槽电源规范4.2. PCIe信号时序4.3. PCIe REFCLK信号4.3.1. CDR电路工作原理4.3.2. REFCLK参考时钟规范4.3.3. 参考时钟架构5. PCIe Retimer介绍5.1. Retimer芯片作用5.2. Retimer芯片改善信号的方式6. PCIe Linear driver介绍1. PCIe基本概念PCIePeripheral Component Interconnect Express是高速串行计算机扩展总线标准用于连接主板与各种高速设备显卡、NVMe SSD、网卡、声卡、采集卡等。PCIe 是一种点对点、串行、差分、高速的 I/O 互连标准。点对点连接每个设备有独立的通道与 CPU 连接串行传输每条通道使用串行差分信号传输数据可扩展带宽通过增加通道Lane数量提升带宽热插拔支持支持设备热插拔与电源管理向下兼容低版本设备可在高版本插槽上运行带宽按低版本2. PCIe物理层PCIe 物理层位于整个协议栈最底层负责所有数据包的收发传输上层下发的 TLP 事务层数据包、DLLP 数据链路层数据包都必须经由物理层完成发送与接收。物理层内部划分为逻辑物理层Logical PHY与电气物理层Electrical PHY模拟 PHY两个子层子层分类层级定位对接层级核心功能硬件属性逻辑物理层Logical PHY数字物理子层PCIe物理层上层向上对接数据链路层1. 帧封装为TLP、DLLP数据包添加起始、结束字符完成数据帧封装2. 通道调度发送端将数据分发至各Lane通道接收端汇总各通道数据3. 编解码处理执行8b/10b、128b/130b线路编解码4. 链路配置实现通路翻转、极性更换、链路对齐等数字逻辑配置5. 数据筛选接收端剥离帧起止字符纯净数据包上传至数据链路层。纯数字逻辑电路无模拟信号处理电气物理层Electrical PHY/模拟PHY模拟物理子层PCIe物理层底层向下对接Lane差分链路接口1. 串并转换SerDes实现并行数据与高速串行差分信号的相互转换2. 时钟恢复CDR从高速数据流中还原时钟信号保证传输同步3. 信号驱动与接收驱动差分信号输出接收链路输入信号4. 信号均衡补偿修复高速传输中的信号衰减、抖动问题5. 硬件自动完成链路初始化、链路训练。模拟电路为主负责高速电气信号处理按照 PCIe 协议规范逻辑物理层可进一步划分为 MAC 层和 PCS 层。发送方向Tx数据链路层下发的数据首先进入 MAC 层 完成链路逻辑控制与帧管理再通过标准 PIPE 接口 传递至 PCS 层PCS 层完成编解码、帧起止符处理、通道对齐等数字处理后将数据送入 PMA 层最终由 PMA 层完成并串转换将并行数据转为高速串行信号通过差分链路发送出去。接收方向Rx链路差分信号首先进入 PMA 层完成串并转换恢复为并行数据再上传至 PCS 层PCS 层对数据进行解析、校验、去帧头帧尾还原出有效数据随后通过 PIPE 接口交付给 MAC 层最终由 MAC 层上传至数据链路层完成一次完整接收流程。PMA 层属于电气物理层是 PCIe 物理层的最底层。 电气物理层内部集成锁相环、时钟恢复电路、信号加重 / 去加重电路、串并 / 并串转换电路、差分驱动与接收电路。发送端利用高频倍频时钟将 PCS 层输出的并行逻辑字符转换为高速串行信号再通过差分驱动器转换为标准差分电气信号输出到链路通道。接收端对链路上的微弱电气信号进行采集、整形与均衡通过差分接收电路还原为逻辑信号依靠时钟数据恢复电路CDR同步时序最后将串行数据恢复为并行数据向上交付逻辑子层处理。3. PCIe AC耦合电容AC 耦合电容串联在 PCIe 每条差分发送信号TX-P/TX-N路径上又称隔直电容是 PCIe 电气规范强制要求的器件。1. 核心原理通交流、隔直流 允许高速差分交流信号传输阻断链路两端直流电压。2. AC耦合电容核心作用隔离直流偏置电压最核心 发送端 TX 驱动器、接收端 RX 芯片内部共模电压可能不一致若无耦合电容直流电位差会形成直流电流破坏接收端内部 50Ω 终端电阻甚至造成芯片 IO 损坏。接收端依靠内部电路重建最优共模电平。支持热插拔 PCIe 设备支持热插拔耦合电容隔离静态直流电压避免插拔瞬间电压冲击损坏 SerDes。阻断地环路电流 主板与扩展卡之间存在地电位差电容切断直流地环路降低共模干扰。不影响高速差分交流信号传输 配合 PCIe 直流平衡编码8b/10b /128b/130b保证长时间连续 0/1 传输时信号低频分量不会过度衰减。❗关键知识点只放在 TX 发送端RX 接收端不能额外增加耦合电容PCIe 规范规定耦合电容部署在发送方一侧接收端内部自带端接电路RX 线路叠加电容会造成双重耦合导致低频信号丢失、链路训练失败。3. AC耦合电容PCB 硬件设计关键约束封装选型优先 0201 0402禁止 0603 大封装。更小封装降低等效串联电感 ESL减少高频阻抗突变。介质优选 X7R MLCC。布局规则两颗差分电容严格对称摆放距离 TX 芯片引脚尽量靠近电容两端走线尽可能短、等长差分对内两个电容必须使用相同封装、相同容值禁止电容跨分割参考平面布线。信号完整性风险电容存在寄生电感形成阻抗不连续点布局不合理会引发信号反射、眼图闭合、抖动增大严重时 LTSSM 链路训练失败。4. PCIe信号定义常规的PCIE应用场景主要分为两种第1种为PCB板内走线第2种为接插件的方式。如果是板内走线常见电路设计只需保证参考时钟REFCLK、高速数据差分对、复位信号即可而对于PCIE插槽的方式则需要按照PCIE协议要求的标准接口进行设计。4.1. PCIe 插槽电源规范PCIe 标准插槽定义三路电源12V、3.3V、3.3Vaux。电源名称核心用途供电特性典型负载12V主功率供电额定电流随插槽宽度 (x1/x4/x16) 增大主电源域GPU、加速卡、大功率扩展卡核心电路3.3V板卡常规逻辑供电最大电流与插槽宽度无关主电源域普通逻辑电路、外设控制电路3.3Vaux待机辅助供电待机持续通电独立电源域EEPROM、唤醒电路、管理接口、PM 管理模块4.2. PCIe信号时序信号名称电平特性核心功能电路设计要点PERST#低有效PCIe 全局复位信号可触发冷复位 (Cold Reset)、热复位 (Warm Reset)引脚推荐并联 100nF 电容提升热插拔稳定性WAKE#低有效开漏输出唤醒信号通知设备退出休眠 / 节能模式恢复正常工作建议预留上拉电阻多数应用不使用低功耗功能可悬空SMBusSMB_DATA、SMB_CLK-串行管理总线功能近似 I²C用于电源管理、温度监控、风扇控制需要使用时必须添加上拉电阻很多 PCIe 方案闲置不接JATGTAP3.3V可选调试测试端口芯片内部访问测试接口量产板卡一般不焊接、不引出PET/PERTx/Rx 差分信号高速差分信号PCIe 高速数据收发差分链路发送端串联 AC 耦合电容Gen1/Gen2 推荐 100nFGen3/4/5 推荐 220nFPRSNT#低有效热插拔在位检测信号识别板卡是否插入插槽PRSNT1# 默认接地PRSNT2_1、PRSNT2_2 短接后外部上拉接入主控4.3. PCIe REFCLK信号REFCLKReference Clock参考时钟是供给 PCIe SerDes 物理层的基准时钟源为发送端 PLL 提供基础时钟用于生成高速串行符号速率接收端 CDR 虽然从数据流恢复时钟但收发两端必须基于同源 / 规格匹配的参考时钟保障链路能够稳定锁定。PCIe 标准常用参考时钟频率100 MHzPCIe Gen1~Gen5 通用标准。PCIe 属于高速串行总线不同于传统并行总线不存在独立的时钟信号线伴随数据同步传输。并行总线依靠独立时钟配合选通信号锁存数据但在高速场景下额外传输时钟信号线无法消除时钟与数据之间的时序偏斜Skew限制传输速率提升。为解决时序同步难题高速串行 SerDes 采用内嵌时钟传输方案发送端基于本地参考时钟将并行数据串行化仅传输串行数据流接收端不依靠外部独立时钟通过内部电路从串行码流中提取同步时钟。该电路就是时钟数据恢复电路CDR。 CDR 是 SerDes 的核心模块负责从输入数据流中分离时钟与有效数据抑制链路传输引入的信号抖动与失真完成串行数据解串并输出至后级数字电路CDR 性能直接决定整套 SerDes 链路信号质量。4.3.1. CDR电路工作原理CDR 广泛应用于 PCIe、以太网、光纤通信等高速串行系统保障收发两端数据同步采样。 CDR 内部基于锁相环PLL反馈架构工作捕捉串行数据流的边沿信息提取内嵌时钟信息将提取到的时钟相位、频率与本地时钟对比根据相位差动态调节本地时钟使本地时钟与数据流时序同步使用同步后的恢复时钟采样串行数据还原原始并行数据。4.3.2. REFCLK参考时钟规范REFCLK 为 SerDes 收发器提供基础基准时钟发送端利用 REFCLK 送入 PLL 倍频生成高速串行比特时钟接收端 REFCLK 仅作为本地 PLL 基准采样数据依然依靠 CDR 从数据流恢复时钟不直接使用 REFCLK 采样。REFCLK 电路设计需要结合设备支持的最高 PCIe 速率匹配对应的抖动、精度指标进行器件选型与 PCB 布局。PCIe 版本频率稳定度要求REFCLK RMS 抖动指标典型Gen1 ~ Gen4±300 ppmGen3≤1.0 psGen5±100 ppm≤0.15 ps4.3.3. 参考时钟架构1. 独立时钟模式Separate RefClk每个 PCIe 设备各自拥有独立晶振产生 REFCLK每一台 PCIe 设备配备独立参考时钟源晶振、外部时钟发生器等各设备依靠本地时钟产生 SerDes 高速时钟收发两端时钟非同源。。特点收发两端时钟非同源存在固有频差要求依靠接收端 CDR 跟踪频率偏差劣势时钟相位不相关对 CDR 跟踪范围要求更高嵌入式板卡较少使用。分类全称简称配置特点最大总频偏Separate Refclk with No SSCSRNS独立时钟禁止 SSC 扩频±300 ppm双向合计 600 ppmSeparate Refclk with Independent SSCSRIS独立时钟两端独立 SSC 扩频±2800 ppm双向合计 5600 ppmSSC 最大 5000ppm晶振偏差 600ppm2. Data Clocked Rx Architecture数据同步接收架构在该接收架构下接收端仅依靠输入串行数据流本身的信号边沿提取时钟不再需要外部供给 REFCLK 参考时钟源。 接收电路通过专用时钟提取算法识别数据流的信号跳变边沿从中重建稳定、精准的采样时钟完成数据采样。 典型实现方式包含差分信号比对、边沿检测、时钟数据恢复CDR算法。3. Shared RefClk共享参考时钟架构收发端同源参考时钟开启 SSC 时Gen1~4 频偏范围-300~2800 ppmGen5-100~2600 ppm。 同源特性降低 Rx CDR 实现难度节约硬件成本保障多设备时序同步。 链路处于 L0s/L1 低功耗模式时CDR 可持续保持锁定链路恢复至 L0 工作状态时延更短。时钟架构收发时钟同源SSC 频偏范围CDR 难度L0s/L1 唤醒特性典型应用Shared RefClk(Common RefClk)同源Gen1~4-300~2800 ppmGen5-100~2600 ppm低CDR 可持续锁定唤醒速度快PC 主板、服务器、FPGA 载板SRNS独立时钟无 SSC非同源±300 ppm合计 600 ppm中等长时间无数据流容易失锁简易嵌入式扩展卡SRIS独立时钟独立 SSC非同源±2800 ppm合计 5600 ppm高长时间无数据流容易失锁唤醒时延高外置热插拔加速卡Data Clocked Rx无本地 REFCLK-极高缺少数据流边沿极易失锁PCIe 极少使用多用于其他串行 SerDes5. PCIe Retimer介绍在主板等硬件设计中若 PCIe 链路走线较长信号经过传输介质后衰减严重无法满足协议信号质量要求此时需要引入Retimer 信号重定时器芯片延长 PCIe 信号传输距离保障信号完整性与链路稳定性。5.1. Retimer芯片作用Retimer 可同时参与上行、下行两个方向的均衡协商支持上游、下游链路独立配置均衡参数能够将 PCIe 协议允许的最大链路衰减近似翻倍。 芯片内部集成 CDR 时钟数据恢复模块可重置信号抖动同时搭载自适应均衡电路能够根据通道损耗特性自动调整均衡参数。核心功能硬件电路组成工作原理核心作用工程优势模拟域自适应信号均衡补偿接收端CTLE DFE 均衡电路发送端三阶 FIR 滤波器接收侧通过CTLE线性补偿高频损耗、DFE消除码间干扰发送侧利用三阶FIR电路做信号预加重/去加重针对链路损耗、串扰、噪声做动态自适应调节。补偿长线传输带来的信号衰减、波形失真、串扰与噪声干扰修复劣化的高速差分信号波形。适配不同长度、不同材质的PCIe传输链路自适应通道特性信号调理精度高。CDR时钟数据恢复与抖动净化CDR时钟数据恢复电路、低通滤波电路抓取输入数据流边沿恢复精准同步时钟搭配低通滤波器滤除链路叠加的高频噪声与抖动使用全新恢复时钟对数据重新采样输出。彻底切断前级链路累积抖动重整时钟与数据时序输出干净、同步的全新信号。区别于普通信号放大芯片可实现信号“再生”大幅提升高速链路信号质量适配PCIe Gen4/Gen5高速场景。PCIe协议交互与链路优化LTSSM链路状态机、协议控制模块具备完整PCIe协议解析能力主动参与上下游设备的链路初始化与均衡协商支持上行、下行链路独立配置优化参数。智能优化上下游链路均衡参数翻倍PCIe协议允许的最大链路衰减有效延长信号传输距离。兼容性强、链路稳定性高解决主板长走线、扩展插槽远距离传输的链路训练失败、降速问题。5.2. Retimer芯片改善信号的方式高速 PCIe 链路依靠各类均衡技术补偿传输介质造成的高频损耗均衡分为发送端均衡与接收端均衡两大类均衡位置均衡类型技术名称类别实现原理简述发送端Tx 均衡预加重 / 去加重FIR线性均衡提前增强高频分量补偿通道损耗接收端Rx 均衡CTLE线性均衡高通特性放大高频信号接收端Rx 均衡FFE线性均衡通过相邻采样值线性修正电平接收端Rx 均衡DFE非线性均衡使用已判决比特动态调整采样阈值抑制 ISI6. PCIe Linear driver介绍除 Retimer 外高速 PCIe 链路还可采用Redriver线性驱动器Linear Driver实现信号调理。 线性驱动器用于补偿传输介质带来的高频损耗改善接收波形抬升眼图水平、垂直张开度。本质为模拟线性器件提供与频率相关的增益不存在频率相关损耗工作在线性区间时输出幅度与输入幅度呈线性对应关系。从功能架构对比Redriver 缺少 CDR 时钟数据恢复模块不具备信号重采样、抖动重整能力但同样集成 EQ、CTLE、DFE 等均衡手段实现波形优化。参数对比Redriver线性驱动器Retimer信号重定时器CDR 电路无 CDR内置 CDR 时钟数据恢复工作模式纯模拟线性放大、均衡不重新采样信号对信号重采样再生全新差分信号抖动特性上下游抖动连续传递无法切断抖动累积CDR 隔离前后链路抖动净化抖动协议感知能力大多不参与 LTSSM 链路训练上下游均衡无法独立调节协议感知参与链路训练上下游独立均衡协商链路衰减上限无法翻倍链路允许衰减可近似将 PCIe 协议允许最大链路衰减翻倍适用场景中短距离 PCB 走线、成本敏感方案PCIe4.0 及以下长走线、高速长线、PCIe4.0/5.0 远距离传输