说到FPGA开发UART串口通信几乎是每个人都绕不开的一关。点灯之后大多数人想做的第一件事就是让板子和电脑说上话。我印象最深的一次调试是板子自发自收的数据在串口助手里显示成一片乱码折腾了大半天最后发现USB转TTL模块的地线和FPGA板子根本没接到一起——就这种看起来像代码问题的低级错误在串口调试里一抓一大把。所以我把UART在FPGA里的实现思路、Verilog代码和排障经验完整梳理一遍目标是让你看完之后能自己写出稳定可用的串口收发模块并且在遇到“既不收也不发、发出来全是乱码”的时候知道先去查什么。1. 先把UART协议和FPGA时钟的关系理清楚1.1 电平、帧格式、8N1到底是什么意思UART是一种异步串行通信协议所谓异步就是收发双方没有独立的时钟线靠的是约定好波特率在时间轴上各自数拍子。因此在FPGA里实现UART本质上就是自己产生精确的位时间然后在每一位的中间去采样数据线上的电平。一帧数据的基本格式是空闲时为高电平发送开始时先拉低一个位时间作为起始位然后从最低位开始依次发送8个数据位最后再恢复高电平并保持一个位时间作为停止位。我们通常说的8N1意思是8个数据位、无校验、1个停止位。串口助手里配置的“115200,8,N,1”就是这个含义。还有一个非常容易踩的坑是电平标准。很多刚从单片机转过来的朋友以为UART引脚直接输出TTL电平就能连电脑串口其实不行。电脑的RS232串口是负逻辑电平空闲时为负电压逻辑1是-3V到-15V逻辑0是3V到15V跟FPGA的0V/3.3V电平完全不兼容。如果用USB转TTL模块模块输出的才是3.3V或者5V的TTL电平注意FT232R、CP2102、CH340这类芯片转出来的通常可以直接和FPGA的3.3V Bank对接。如果是真正的RS232接口中间一定需要MAX3232之类的电平转换芯片。1.2 FPGA为什么需要自己做波特率计时STM32或者其它MCU内部往往集成好了UART外设配置好寄存器就能用但大部分FPGA芯片内部没有现成的UART硬件所以需要用户用逻辑自己实现。对应到代码上就是用系统时钟去“数”出每一位的时间。这里需要纠正一个很多入门教程里的误区不要在FPGA内部去分频产生一个独立的低速时钟比如把50MHz分频成115200Hz然后把这个分频时钟当作模块的时钟来用。这样会引入新的时钟域时序约束也麻烦。更规范的做法是仍然使用统一的系统时钟用一个计数器生成“位时间到了”的使能脉冲。系统时钟就像秒针一直在走波特率则类似于每秒才动一次的分针你只需要知道什么时候该动一下就行不需要真的把秒针拆下来改装成时针。以50MHz系统时钟为例115200波特率意味着每个数据位的时间约8.68us。50MHz的时钟周期是20ns8.68us除以20ns约等于434个时钟周期。也就是说发送端每计数到434个周期就该切换一次数据线上的电平接收端相应地也以434个周期为单位去划分每一位。具体计算时会留下一点除不尽的小数计数器的整数除法会引入微小的波特率误差但通常偏差在0.1%以内都完全没问题串口协议允许1%到2%的误差。2. 动手前先定三个参数波特率、采样点、状态机2.1 串口调试助手上的波特率在FPGA里是个除法器设计串口模块的第一步是做参数化设计。模块顶部可以定义两个parameterCLK_FREQ和BAUD_RATE。CLK_FREQ是系统时钟频率BAUD_RATE是需要的波特率这样模块可以在不同板卡之间直接复用而不是写死某个数字。内部用一个计数器来表示当前位周期已经过去了多少系统时钟。每发送或接收一个bit计数器就从0累加到设定的周期值-1然后回0开始下一个bit。计数上限的计算公式为BIT_PERIOD CLK_FREQ / BAUD_RATE - 1以50MHz和115200为例50000000 / 115200 434所以计数器上限是433计数器从0到433一共跑434拍刚好是8.68us。如果开发板用的是12MHz晶振或者PLL输出其它频率只需要把CLK_FREQ改掉整个模块的波特率就会自动跟着变化不需要重写状态机。这里有一个容易忽略的原则位周期的计数上限决定了波特率精度。比如系统时钟是10MHz想产生115200波特率那么10000000 / 115200 86.8取整后86或87都会带来接近1%的误差这时候就要谨慎评估最好把系统时钟提上去。而50MHz下做115200波特率误差只有约0.006%相当稳。2.2 接收端采样为什么要盯着每一位的中间很多人第一次写接收模块时会犯一个经典错误在检测到起始位下降沿之后立刻就认为后面每一个数据位都从此刻开始然后在位的边界附近去采样。实际上UART是异步采样发送端的时钟和接收端的时钟并不是同源的两边计数器即便标称频率相同也存在微小偏差。如果在位的边沿附近采样电平可能还在跳变过程中或者因为两边时间轴错动而采到前一位的尾巴错误率会高很多。正确做法是采每一位的中间位置。起始位下降沿出现后大约经过半个位时间此时数据线上的电平已经稳定发送端把这个位置定为起始位的中心。之后的每个数据位同样在自己的中心点去采样。接收模块不管边沿附近的毛刺和跳变只在中心开一个小窗口读取电平。把这一逻辑放到代码里就是定义两个常量BIT_PERIOD是整位周期计数上限HALF是半个位周期的计数点。接收端的流程是检测到下降沿进入起始位状态从0开始计数当计到HALF左右时如果读到低电平说明这确实是一个起始位然后继续计数到BIT_PERIOD进入数据位状态每个数据位也都从0重新计数当计数器到HALF时取出此刻的电平作为当前位的值。这样就算两边的时间轴存在一点偏差只要一个位内的误差不超过半个位周期采样就永远不会跑偏。2.3 状态机的“一把梭”和新手友好的写法FPGA里实现UART收发核心是一个状态机。发送模块相对简单只需要四个状态IDLE空闲、START起始位、DATA数据位、STOP停止位。接收模块也是这四个状态但需要额外处理异步信号的同步和毛刺。状态机的风格我会选择单进程写法也就是在一个always块里同时处理状态跳转、计数器计数和数据移位。有人可能会问工程上不是推荐“三段式状态机”吗三段式确实结构清晰、逻辑和输出分离但这个应用的数据通路其实很短寄存器的输出就是我们要的数据本身单进程代码量更少也不会因为输出逻辑复杂造成可读性下降。如果未来想扩展成带奇偶校验、带错误重传的复杂模块再改成三段式也不迟。对于学习阶段先保证代码能看懂、能仿真、能综合出正确波形永远是最重要的。3. Verilog实现发送与接收模块如何落地3.1 发送模块把并行数据一位一位搬出去发送模块实现思路可以理解为要发送的8位数据先锁存到寄存器里状态机按“起始位、数据0到数据7、停止位”的顺序一步步把对应电平放到TX线上。每个电平都保持一个BIT_PERIOD的时间。