篇幅说明以下为完整内容约8000字。1. 方案整体设计电源和 EMC 从来不是两张皮1.1 一块板子的“两天过三关”是怎么逼出来的前阵子给一个便携式数据采集终端做方案需求很常规Type-C 5V 输入板载锂电池充电管理主控、传感器、无线模组各需要一路供电外壳是塑料的没办法靠屏蔽盖解决问题。第一版打样回来功能全部正常串口能打印、传感器能出数、蓝牙能连上。结果往实验室一送传导发射和辐射发射双双超限ESD 打 ±4kV 就复位。这应该是很多硬件工程师都经历过的场景。问题不在某一个元件而是整条电源链路和接口防护链路从一开始就没有作为一个整体去设计。后来我把方案推翻了一半重新做了一套以“模拟芯片 被动器件联合选型”为核心的电源与 EMC 一体化方案第二次送测一次通过。这里面的关键思路值得展开聊聊。我这次用的核心组合是艾为Awinic的电源管理类模拟芯片做供电链路佳邦INPAQ的磁珠、功率电感、ESD 保护器件做滤波与防护。很多人习惯把芯片和被动元件分开选先定 DC-DC、LDO然后随便找一颗磁珠、一颗 TVS 塞上去等测试挂了再换。这种“后补式”做法的最大问题是Layout 和结构已经没有调整空间元件的寄生参数、摆放位置、接地路径全部被板子框架限制住能救回来的成功率很低。正确的打开方式应该是在原理图阶段就同步确定电源芯片的方案和被动器件的位置、参数、封装用一套完整的链路设计去支撑 EMC 目标。这也是这篇文章想分享的核心怎么把“供电”和“防护”合并成一张图纸来思考。1.2 为什么把模拟芯片和被动器件放在一起选而不是分开挑先讲一个容易被忽略的事实在电子产品里绝大多数电磁干扰的源头是电源转换电路。开关电源工作时的电流跳变di/dt和电压跳变dv/dt会沿着输入线缆传导出去也会通过环路和走线向外辐射。你后面加再多屏蔽、再多滤波器只要源头没有控制好都只是打补丁。反过来看接口处的静电、浪涌干扰最终也是顺着电源网络和地平面灌进芯片的。芯片的抗干扰能力再强如果输入端的被动器件没有把干扰泄放掉、滤波掉照样会死机、复位、烧毁。所以电源模拟芯片和 EMC 防护被动器件本来就是一条链路里的两个角色分开选型等于把一条完整的河流拦腰截断上游和下游各自为战。从供应链和工程效率角度讲联合选型还有一个现实好处艾为的电源芯片和佳邦的磁性器件、保护器件在封装、电气参数上有大量可以匹配的系列化产品渠道好找样品好拿PCB 封装库可以直接复用。对一个中小规模研发团队来说这比从七八家供应商各买一颗料要省很多事。1.3 分域供电架构先画一张电源地图动原理图之前我最先做的不是选型号而是画一张“电源地图”从输入接口到每一个负载电流走什么路径电压纹波要求是多少哪个区域对噪声敏感哪个区域会产生强干扰。这张图决定了后面所有元件的位置和参数。这次项目的电源拓扑大致如下Type-C USB 5V 输入先走输入保护和共模滤波电池充电管理直接从 5V 取电系统主电源用一颗同步 Buck 将电池电压或者 USB 5V 转换为 3.3V给主控和数字外设供电3.3V 再经一颗 LDO 转换为 3.0V给模拟前端传感器信号调理供电无线模组单独走一路负载开关便于低功耗控制所有接口Type-C、调试口、传感器接口在入口处加 ESD 保护。这张图的核心思路是“数字与模拟分域、强干扰与敏感电路分域、接口防护在最前端”。后面所有选型和 Layout 都是围绕这张图展开的。2. 电源链路实现模拟芯片的选型与参数把控2.1 输入端的“三道防线”到底防什么很多人以为输入端防护就是放一颗 TVS 完事实际上一块板子要过 EMC输入侧的防护至少要做三层。第一层是防过流。Type-C 口进来先放一颗自恢复保险丝PPTC避免后级短路时线缆过热。这个放在了最前面因为它不参与滤波只负责安全事故兜底。第二层是防静电和浪涌。我在 Type-C 的 VBUS 和 CC 线、差分信号线上都加了一颗 TVS 阵列。这里的核心指标有仨钳位电压要低于后级芯片的绝对最大额定值结电容要小否则高速信号眼图会被拉垮响应时间要快一般 TVS 能做到纳秒级响应足够应付 ESD 事件。第三层才是滤波。共模电感加两颗 MLCC 组成的 LC 滤波网络用来干掉从电源线上传导出来的共模干扰和差模噪声。注意这里用的不是普通电感而是共模电感因为 USB 这类接口的干扰主要是共模形式差模干扰可以用后级的 π 型滤波来解决。三层防护的功能完全不同、不能互相替代。过流保护管不了静电TVS 管不了长时间过流滤波电路则只在正常工作状态下起作用。把它们按正确顺序放在输入回路上整条防线才算闭环。2.2 同步 Buck 选型与电感计算关键是纹波电流主电源我选的是艾为的一颗同步 Buck输入范围覆盖 2.7V 到 5.5V输出 3.3V/1.2A。选它是看中三件事一是内部集成了低 Rdson 的功率管效率在轻载下也能做到 85% 以上便携设备在意这个二是开关频率在 1.5MHz 左右刚好落在 AM 频段之外对后级滤波元件要求相对友好三是有内部软启动上电冲击小。选定了芯片之后功率电感不是随手拿一颗标称电流够大的就完事。电感的感值决定了电流纹波的大小而电流纹波直接影响输出纹波电压和 EMI 表现。常用的感值计算公式是这样的L (Vin - Vout) × Vout / (Vin × ΔIL × fsw)其中 ΔIL 是期望的纹波电流一般取输出电流的 20% 到 40%。设计目标是纹波大一点可以减小电感体积但太大之后输出电容压力大EMI 也恶化太小则电感体型偏大、成本高、动态响应还拖沓。用这次的实际数据算一下Vin5VVout3.3VIout1Afsw1.5MHz取 ΔIL0.3A 即 30% 负载电流代入L (5 - 3.3) × 3.3 / (5 × 0.3 × 1500000) ≈ 5.61 / 2250000 ≈ 2.49μH市面上最接近的标准感值是 2.2μH 和 3.3μH。我选了 3.3μH宁可让纹波再小一点因为后级还有 LDO输入纹波小一点对 PSRR 的压力也更小。要注意这只是电感感值的初算实际还要检查电感的饱和电流。电感的饱和电流必须大于峰值电流Iout ΔIL/2并留出至少 1.2 到 1.5 倍余量。如果不是这样轻载没事、满载电感啸叫这是后话。2.3 LDO 在模拟域的“降噪价值”到底有多大主控这类数字电路用 Buck 供电没问题但模拟前端对电源噪声非常敏感。我在这里加了一颗 LDO——艾为的低噪声 LDO输入是 Buck 输出的 3.3V输出 3.0V 给模拟电路。为什么要在一颗高效 DC-DC 后面再拖一颗效率不高的 LDO因为 Buck 的输出电压不是纯直流它上面叠加了开关频率及其谐波纹波通常有几十毫伏级别。而音频电路、高精度 ADC 对电源纹波极敏感几十毫伏的干扰直接体现在噪声底上。LDO 在这里的角色是“纹波剔除器”。衡量这个能力的参数叫电源纹波抑制比即 PSRR单位是 dB。举个例子一颗 PSRR 在 100kHz 处为 60dB 的 LDO意味着输入纹波衰减到原来的千分之一。假设 Buck 输出纹波是 30mV经过这颗 LDO 之后输出纹波理论上可以压到 30μV 级别这就是模拟前端能正常工作的底气。当然LDO 也不是万能的。它的 PSRR 是频率相关的在几百 kHz 到几 MHz 之后会逐渐变差所以 LDO 的输入和输出两侧都得放至少 1μF 的陶瓷电容用后级电容进一步压高频噪声。输入电容还有一个作用LDO 是线性调节器环路响应快输入侧如果出现瞬态跌落输出很容易跟着抖输入电容能起到稳压缓冲的作用。2.4 上下电时序很多复位问题其实是这里埋的雷便携设备里主控、传感器、无线模组常常需要严格的上下电顺序。比如有的传感器要求数字电源先上、模拟电源后上有的无线模组要求主控完成复位之后才允许供电。如果顺序反了轻则电流倒灌重则把芯片内部的 ESD 二极管打穿。这次项目里我用了两颗负载开关来实现时序控制一颗管传感器电源一颗管无线模组电源由主控的 GPIO 控制。负载开关选型时重点看几个参数导通电阻要低压降小、静态电流要小低功耗场景友好、开启时间可以稍微慢一点避免瞬间浪涌。开关机顺序的微妙之处在于掉电。很多人只在意上电时序忽略了下电时序。下电时如果负载开关关闭快了、而主控还在跑就可能造成总线倒灌。所以负载开关的关闭延时也要配合控制逻辑来设计通常让主控先进入掉电保护状态再切断外设电源。3. EMC 防护落地佳邦被动器件的正确用法3.1 磁珠是磁珠电感是电感别混着用很多工程师喜欢在电源输出串一颗磁珠来“滤波”但磁珠和电感的工作原理完全不同用错了不但没效果还可能把低频响应搞差。磁珠在低频段表现为极小的电阻毫欧级信号几乎无损地通过在高频段磁珠的阻抗主要由感抗和损耗组成它把高频能量转化成热量消耗掉。而电感则是把高频能量反射回去并不消耗。所以在电源线上做高频噪声吸收磁珠是更合适的选择在 LC 滤波网络里做差模扼流必须用电感。磁珠选型有三要素阻抗曲线看 100MHz 下的阻抗值。常用有 60Ω、120Ω、600Ω、1000Ω 等规格。对于开关电源输出一般取 600Ω 级别的磁珠能有效抑制数十 MHz 的开关噪声额定电流磁珠通过的直流电流会产生压降和温升。直流电阻很重要I²R 损耗会导致发热所以要选额定电流至少为实际工作电流 1.5 倍以上的规格频率特性不是阻抗越高越好。如果磁珠的谐振点和你的噪声频率错位那就白放了。有条件的情况下用网分扫一下看插入损耗曲线。这次项目中我在 Buck 输出到 LDO 输入之间放了一颗 600Ω/100MHz 的磁珠实测对几 MHz 到几十 MHz 的宽带噪声有 8dB 到 12dB 的衰减效果立竿见影。但要注意磁珠千万不能放在大电流主回路里它本身有点阻性大电流下会发热而且压降不可忽略。数字主供电如 3.3V 直接给主控建议用 0Ω 电阻或者直接铺铜不要为了“滤波”盲加磁珠。3.2 功率电感饱和与屏蔽是 EMI 的两条生死线功率电感在 Buck、Boost 电路里的角色不需要多说但选型时有两个坑必须避开。第一个坑是饱和电流。电感的饱和电流指的是电感量下降 30% 时的直流电流。如果工作电流接近或超过饱和电流感量急剧下降纹波电流暴涨输出纹波变大、效率変差、EMI 恶化。所以饱和电流必须大于电路的最大峰值电流并且保留至少 20% 裕量。有的规格书会标“额定电流”和“饱和电流”两个值一定要以饱和电流为准而不是只看额定电流。第二个坑是磁屏蔽。非屏蔽电感像一个微型天线磁力线直接辐射到空间会导致近场耦合到周围敏感走线辐射发射测试很容易超限。屏蔽式功率电感内部有磁屏蔽结构漏磁小很多。我在这次设计中全部选择了屏蔽式的功率电感而且是尺寸略大一些的型号——同样感值和电流下体积大的通常 DCR 更低、饱和电流更高代价只是占一点面积非常划算。3.3 TVS 与 ESD 阵列钳位电压是“生死线”接口防护常用的器件有 TVS 二极管和 ESD 保护阵列它们的设计目标很明确在 ESD 事件发生的纳秒级别内把接口电压钳位在芯片能承受的范围以下。选型时我主要盯三个参数反向工作电压VRWM必须高于接口正常工作电压否则 TVS 自己就漏电、甚至导通。比如 3.3V 信号线选 3.3V 或 3.5V VRWM 的器件钳位电压VC在规定的浪涌电流下TVS 两端达到的电压。这个值必须低于被保护芯片的绝对最大额定电压否则芯片照样被打坏结电容Cj对于高速信号如 USB 2.0 的 480Mbps甚至 USB 3.0结电容太大就会造成信号畸变。普通 TVS 的结电容可能到几百 pF高速接口一定要选低结电容的专用 ESD 阵列一般做到 1pF 以下。ESD 保护器件的摆放位置很有讲究。它必须放在连接器的最前端也就是线缆一进入板子就立刻保护中间不能有走线分支而且 TVS 的接地脚要尽可能短地打到主地平面接地过孔要靠近 TVS 本体。接地路径长一毫米在 ESD 波形面前就是几个纳赫兹的额外电感钳位效果大打折扣。这次在 Type-C 接口上用的佳邦 ESD 阵列就是低结电容型号工作电压 5V钳位电压不到 10V结电容 0.6pF保证 USB 2.0 信号完整性完全没问题。实测接触放电 ±8kV、空气放电 ±15kV全部通过没有出现复位或者数据错误。3.4 π 型滤波和共模电感两个容易被“差不多”毁掉的环节电源输入和信号线上的滤波我习惯用 π 型结构一个电感或磁珠左右各一颗电容组成“电容-电感-电容”的低通网络。π 型滤波对高频噪声的抑制能力要比单级 LC 强很多因为两边都有电容高频噪声进入后先被输入电容旁路一部分再经过电感衰减最后被输出电容再一次旁路。π 型滤波里电感的选型比想象中讲究。这个位置常用的有绕线电感、叠层电感、磁珠它们的频率特性完全不同。叠层电感高频特性好但额定电流小绕线电感能过较大电流但高频损耗大磁珠则只能对特定频段起作用。我这次在 USB 电源入口用的是一颗绕线电感 两颗 10μF MLCC 一颗 0.1μF 高频电容的组合分别处理差模噪声的低频段和高频段。共模电感的应用场景主要是有线接口和电源线。共模电感的两个绕组绕在同一个磁芯上方向相反。差模信号正反两个方向的电流产生的磁通相互抵消对差模信号几乎没有阻抗而共模信号在线对地之间形成同向电流产生的磁通叠加表现为大电感强烈抑制共模噪声。选择共模电感时要同时考虑额定电流和共模阻抗特性。额定电流不够会导致磁芯饱和共模抑制能力崩溃而共模阻抗曲线需要覆盖你实际要抑制的频段。实际项目里常遇到的情况是共模电感选对了但放的位置太靠近噪声源导致电磁耦合绕过了电感从空间直接耦合到输出端效果大打折扣。正确做法是共模电感尽量紧贴接口连接器放置且进出两侧保持距离避免输出侧走线被输入侧干扰。4. Layout 与测试方案能不能过印刷电路板决定一半4.1 关键布局原则环面积、分割、接地三大纪律原理图再合理到了 Layout 阶段如果处理不当照样功亏一篑。说三个我踩过坑之后沉淀下来的原则。第一开关电源的环路面积是“头号通缉犯”。同步 Buck 的高边开关和低边开关之间、输入电容、输出电感构成了一个高频电流环路。这个环路的面积越大辐射发射越严重。所以输入电容必须紧靠 Buck 的 VIN 和 GND 引脚尽量缩短高频电流的“跑道”。我用的是多层板顶层尽量铺完整地VIN 和 GND 的过孔都打在芯片旁边环路面积压到了最小的程度。第二数字地和模拟地怎么处理这个争议很大。我的做法是在原理图阶段把敏感模拟电路单独划一个区域数字地平面和模拟地平面在 ADC 芯片底下用一颗 0Ω 电阻单点连接其余地方不分割。为什么不用“地平面整个切开”因为切开之后回流路径被迫绕路反而形成大环路天线。只要模拟区域足够小、且没有数字信号穿过单点连接的效果通常比大面积分地更好。第三高频滤波电容的位置不能“差不多就行”。LDO 和芯片的每个电源引脚旁的去耦电容必须紧贴引脚距离越近越好过孔直接打到电容的电源和地焊盘上而不是先走一小段走线再过孔。这一点我在评审时给新同事强调过无数次电容离芯片超过 5 毫米它的寄生电感就可以忽略它的滤波作用了。4.2 实测数据传导、辐射、ESD 的三关过法第二次送测前我在实验室先用近场探头扫了一遍板子确认了主要的噪声源已经不在接口区域了。然后按正规流程做了三组测试传导发射电源线CISPR 22 / EN55022 Class B测试结果在 0.15MHz 到 30MHz 区间最差的频点余量还有 6dB 以上。主要贡献来自设计初期就把输入 π 型滤波器和共模电感放在了正确位置而不是等测挂了再加。辐射发射30MHz 到 1GHz3m 法Class B最差余量 4dB。这个结果比我预想的要好。分析下来屏蔽式功率电感和尽量小的开关环路面积是主要功臣。此外外壳虽然是塑料的但 Type-C 连接器的金属外壳我接了系统地也把机内高速信号平行走线该拉开的地方拉开了。ESDIEC 61000-4-2接触放电 ±8kV、空气放电 ±15kV打遍了所有接口和金属件系统没有复位、没有死机、没有数据错误。这说明接口最前端的 ESD 阵列和 TVS 钳位电压选择是对的PCB 上 TVS 的接地路径也做到了足够短。三组数据摆在一起可以证明一个观点只要电源链路和防护链路在原理图和 Layout 阶段一体设计EMC 测试不是玄学而是可预期的工程结果。4.3 常见问题速查表照着查能省一周调试时间测试现象可能原因排查手段传导发射在开关频率及其倍频处超标输入滤波不足、共模电感选型偏小、环路面积过大加大输入电容、换更高阻抗/更合适频段的滤波元件、压缩 Buck 环路面积辐射发射在 100MHz 附近出现单点尖峰开关节点铜皮过大、电感漏磁、输出走线过长缩小开关节点铜皮、改用屏蔽电感、缩短输出走线并增加地包ESD 打接口出现数据错误但不死机TVS 钳位电压偏高或结电容偏大换低钳位电压、低结电容的专用 ESD 阵列检查 TVS 到接口的走线是否过长打 ESD 时系统复位复位引脚被干扰或电源跌落复位引脚加 RC 滤波/磁珠检查电源去耦电容是否足够必要时加大 TVS 泄放路径LDO 输出纹波仍然偏高LDO 输入侧噪声过大、PSRR 不够、输出电容偏小在 LDO 前加磁珠或 π 型滤波增大输出电容至 2.2μF 以上选更高 PSRR 的 LDO这张表是多年项目里反复出现的典型问题集合。我建议大家在调试 EMC 时不要只盯着“换更贵的滤波器”先分析超标频点和干扰路径再有针对性地调整。很多时候把磁珠从负载端挪到源端效果比换十颗不同阻值的磁珠都要大。4.4 一个容易忽略的收尾动作再次审视“接地”PCB 回板之后我做了一个很多人觉得“多余”的动作拿万用表逐一量了所有接口地、螺丝孔、连接器外壳与系统地之间的导通性。别小看这个步骤螺丝孔的氧化层、连接器焊盘的虚焊、地平面的分割断层都在隐形地影响 EMC。拧上螺丝之后螺丝孔如果没有良好接地整个金属外壳就变成了一块浮动天线原本过了的辐射测试可能直接翻车。这块板子最终是有四个定位螺丝孔我不但让它们保证与地平面的良好连接还在 Layout 阶段给螺丝孔周围进行了“地环形包围 过孔阵”的做法把地电位稳定地延伸到金属壳体上。这个动作在整机装配完成后也为 ESD 测试通过贡献了一份力量。接地无小事能想到做到才叫闭环。5. 这套方案的扩展性和一些实在的选型习惯5.1 从便携设备到车载、工业场景的迁移思路这套“模拟芯片 被动器件”组合方案不只是在一块 Type-C 采集板上能用。车载控制器、工业传感器、医疗设备等场景核心思路一致只是需求等级不同。车载应用要过 ISO 7637 的瞬态抗扰LV124 等标准对供电电压、浪涌冲击的要求更严电源输入端的 TVS 要选更高浪涌功率的共模电感的额定电流也要加大DCDC 输入范围要覆盖 4V 到 36V 甚至更宽。工业场景则更关注宽温-40℃ 到 85℃ 甚至 105℃和长时间可靠性被动元件要关注温漂和老化特性LDO 的功耗可能导致高温降额封装选型时就要预留散热通道。我拿这套方案做过一个车载记录仪项目的预研原理图和 Layout 思路完全复用只需调整输入 TVS 规格、DCDC 输入耐压和磁性器件的电流等级核心架构不用变。这说明把电源和 EMC 绑在一起设计的思维一旦建立起来跨领域项目起步速度会快很多。5.2 关于“国产芯片与被动器件”的实在话这几年在国内做硬件有一个没法回避的趋势供应链的多样化。艾为和佳邦都属于国产化率高的厂商渠道稳定、技术支持响应快、样品周期短。以前用进口芯片时遇到应用问题发个邮件等两天才有回复现在找原厂 FAE 或者代理商基本当天就能拉到群里对接这对项目进度是非常实在的助力。当然我不是说国产芯片一定比进口的好而是说在同等性能条件下国产供应商在配合速度、文档完整度、供货稳定性上的优势越来越明显。关键是选型时要提前和原厂确认清楚DC-DC 的最小导通时间、FB 引脚漏电流、最大占空比限制这些细节很多来自应用笔记和 FAE 的经验官网的 datasheet 不一定写得全面。我一般会在出原理图之前就把关键参数表发给 FAE 评审一遍这样能省掉后面改板的痛苦。5.3 我自己的一个习惯原理图里留“测试点”和“修改位”最后分享一个保命习惯。每次画电源和 EMC 方案我都会留这三种可操作的余量输入滤波的 π 型网络布局时预留“直连 0Ω”和“磁珠”两种方案的位置。你在测试时才发现磁珠太激进导致动态响应差这时不用割线直接换 0Ω 电阻就能解开ESD 器件旁边预留一个不贴片的“备用电容位”。需要加强滤波时不用改版直接补一颗高频 MLCCDCDC 反馈分压电阻选两个并联形式的空位方便调输出电压不用飞线。这些小设计在评审时看着多余真正进了测试实验室之后你会感谢自己当初多画的那几个空焊盘。好的工程不是一次画对而是给调试留出转向的余地。我个人的体会是EMC 设计和电源设计这件事没有太多“灵感”可言大部分是靠结构化的流程和对元件物理本质的理解推出来的结果。把模拟芯片和被动器件放在同一个方案里统筹考虑把滤波、防护、接地这三件事做在前面你也能做到第一次送测就稳过。希望这套折腾下来验证过的思路能帮你在下一个项目里少走几圈弯路。